JPS628613A - 入力インバ−タ回路 - Google Patents
入力インバ−タ回路Info
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- JPS628613A JPS628613A JP60148637A JP14863785A JPS628613A JP S628613 A JPS628613 A JP S628613A JP 60148637 A JP60148637 A JP 60148637A JP 14863785 A JP14863785 A JP 14863785A JP S628613 A JPS628613 A JP S628613A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力インバータ回路に関し、特に外部入力電圧
と基準電圧とを比較増幅する入力インバータ回路に関す
る。
と基準電圧とを比較増幅する入力インバータ回路に関す
る。
第３図および第４図は従来の入力インバータ回路の一例
を示すブロック図および回路図である。
を示すブロック図および回路図である。
現在、メそ′り集積回路の分野において数多くの入力イ
ンパーク回路が考案され用いられている。
ンパーク回路が考案され用いられている。
入力インバータ回路の特性においては、安定かつ正常に
動作するために、入力レベル判定における不感帯幅が狭
いこと、外部入力の電圧のラッチ機能を有すること、回
路構成が簡素であシかっ低消費電流であること、などが
要求される。以下の説明は、すべて絶縁ゲート型電界効
果トランジスタのうち代表的なＭＯＳ）ランジスタＣ以
下ＭＯ８Ｔと称す）でかつＮチャンネルＭＯ８Ｔを用い
て行う、しかし、回路的には、ＰチャンネルＭＯ８Ｔ、
さらにはバイポーラトランジスタでも本質的には同様で
ある。
動作するために、入力レベル判定における不感帯幅が狭
いこと、外部入力の電圧のラッチ機能を有すること、回
路構成が簡素であシかっ低消費電流であること、などが
要求される。以下の説明は、すべて絶縁ゲート型電界効
果トランジスタのうち代表的なＭＯＳ）ランジスタＣ以
下ＭＯ８Ｔと称す）でかつＮチャンネルＭＯ８Ｔを用い
て行う、しかし、回路的には、ＰチャンネルＭＯ８Ｔ、
さらにはバイポーラトランジスタでも本質的には同様で
ある。
第３図に示す従来の入力インバータ回路は、外部入力電
圧ＶＩＮおよび基単電圧■ア、ｆをそれぞれラッチする
エンハンスメント型ＭＯ８）ランジスタ（以下ＥＭＯ８
Ｔと称す） ＪｌｙおよびＪｌｌｌ、ゲ＝ ） ｔ Ｅ
ＭＯ８Ｔ Ｊｘｒ Ｏ７＝ スに接ＨサｔＬルＥＭＯ８
ＴＪ１ｓ、 グー ）をＥＭＯ８ＴＪ１ｓ０７”スに接
続されるＥＭＯ８ＴＪｚｏ、外部入力電圧ＶＩＮおよび
基準電圧Ｖｒ＠ｔｌｌｃより生じた差電圧を比較、−幅
する差電圧増幅フリップフロップ回路１および差電圧増
幅フリップフロップ回路１の出力を電流増幅する出力電
流増幅７リツグ７四ツブ回路５から構成される。ここで
基準電圧Ｖ、、、は、この入力インバータ回路が形成さ
れている半導体基板と同一基板の他の場所に設けられて
いる図示しない基準電圧発生回路から出力されている。
圧ＶＩＮおよび基単電圧■ア、ｆをそれぞれラッチする
エンハンスメント型ＭＯ８）ランジスタ（以下ＥＭＯ８
Ｔと称す） ＪｌｙおよびＪｌｌｌ、ゲ＝ ） ｔ Ｅ
ＭＯ８Ｔ Ｊｘｒ Ｏ７＝ スに接ＨサｔＬルＥＭＯ８
ＴＪ１ｓ、 グー ）をＥＭＯ８ＴＪ１ｓ０７”スに接
続されるＥＭＯ８ＴＪｚｏ、外部入力電圧ＶＩＮおよび
基準電圧Ｖｒ＠ｔｌｌｃより生じた差電圧を比較、−幅
する差電圧増幅フリップフロップ回路１および差電圧増
幅フリップフロップ回路１の出力を電流増幅する出力電
流増幅７リツグ７四ツブ回路５から構成される。ここで
基準電圧Ｖ、、、は、この入力インバータ回路が形成さ
れている半導体基板と同一基板の他の場所に設けられて
いる図示しない基準電圧発生回路から出力されている。
この入力インバータ回路は、この基準電圧Ｖｒ＊ｆをリ
ファレンスレベルとして外部入力電圧ｖＸＮとの判定に
用いることが特徴である。
ファレンスレベルとして外部入力電圧ｖＸＮとの判定に
用いることが特徴である。
第４図の回路は、従来の５ボルト単一電源の集積回路で
あるＭＯＳダイナミックランダムアクセスメモリにおい
て用いられており、ＢＭＯ８ＴＪｓ〜Ｊ、２により差電
圧増幅フリップ７０ツブ回路１を構成し、ＥＭＯ８ＴＪ
ｚｔ〜ＪＢ２にょシ出力電流増幅７リツプ７０ツブ回路
５を構成している。
あるＭＯＳダイナミックランダムアクセスメモリにおい
て用いられており、ＢＭＯ８ＴＪｓ〜Ｊ、２により差電
圧増幅フリップ７０ツブ回路１を構成し、ＥＭＯ８ＴＪ
ｚｔ〜ＪＢ２にょシ出力電流増幅７リツプ７０ツブ回路
５を構成している。
次に、この従来の入力インバータ回路の動作について説
明する。
明する。
初期にプリチャージ信号φＰ２がＥＭＯ８Ｔのしきい値
Ｖ、レベルを十分越える高い電圧（以下高レベルと称す
）であることから、プリチャージ信号φＰ２をゲート入
力とするＥＭＯＳ Ｔ Ｊ＠ 、 Ｊｓｏ 、 Ｊｓｏ
。
Ｖ、レベルを十分越える高い電圧（以下高レベルと称す
）であることから、プリチャージ信号φＰ２をゲート入
力とするＥＭＯＳ Ｔ Ｊ＠ 、 Ｊｓｏ 、 Ｊｓｏ
。
ＪＢＯ、ＪＨおよびＪｓｔ は活性化され、節点Ｎ１
およびＮ！は高レベル、節点Ｎ、およびＮ６、出力信号
φｏ２及びφ０冨はしきい値Ｖ丁しベルより低い電圧Ｃ
以下低レベルと称す）となり、その後プリチャージ信号
φＰ鵞は低レベルとなる。ラッチ信号φＬが高レベルか
ら低レベルになると、外部入力電圧ｖ！Ｎおよび基準電
圧Ｖ、、、の電圧が節点Ｎ３および節点Ｎ４に各々ラッ
チされる。第１の活性化信号φ２１が低レベルから高レ
ベルになるとき、節点信号ＮＯＷおよびＮＯ２の電位が
上昇する。このとき外部入力電圧ＭＩＮがラッチされた
節点Ｎ３をゲート入力とするＥＭＯ８ＴＪｌ＊と基準電
圧ｖ７ｆの電圧がラッチされた節点Ｎ４をゲート入力と
するＥＭ ＯＳ Ｔ Ｊ２６にょシ節点信号Ｎけと？’
Ｊｏｘの間に差電圧が生ずる。この節点信号ＮｅｗとＮ
ｏｔの間の差電位により、フリップフロップを構成する
ＥＭＯ８Ｔ ＪｙおよびＪ８が作動し、節点信号Ｎｅｗ
とＮｏｔのうちの低い電圧である一方の節点信号を低レ
ベルにする。そして節点信号ＮＯＷおよびＮＯＷをゲー
ト入力とするＥＭＯｆ９ＴＪ、、およびＪｌｌにより節
点Ｎ！およびＮ１の一方が低レベルとなり、節点Ｎ、お
よびＮ１をゲート入力とするＥＭＯＳ ’Ｉ’Ｊ−およ
びＪ、の一方が非活性化（以下オフと称す）される、続
いて第２の活性化信号φ雪２が低レベルから高レベルに
なると節点Ｎｏ２および凡２をゲート入力とするＥＭＯ
８ＴＪ、１およびＪｏの一方の活性化されたＥＭＯ８Ｔ
を通して節点ＮｓおよびＮ６の一方の節点が高レベルと
なる。節点ＮｓおよびＮ６をゲート入力とするＥＭＯ８
ＴＪｚｓおよびＪ２６の一方のＥＭＯ８Ｔが活性化され
、出力信号φｏｚおよびφｏ２の一方が電流増幅された
信号として出力される。このとき、出力信号φｏ雪は外
部入力電圧Ｖｎｔと同相、出力信号φＯＸは外部入力電
圧ｖ頂と逆相の増幅された信号が出力される。
およびＮ！は高レベル、節点Ｎ、およびＮ６、出力信号
φｏ２及びφ０冨はしきい値Ｖ丁しベルより低い電圧Ｃ
以下低レベルと称す）となり、その後プリチャージ信号
φＰ鵞は低レベルとなる。ラッチ信号φＬが高レベルか
ら低レベルになると、外部入力電圧ｖ！Ｎおよび基準電
圧Ｖ、、、の電圧が節点Ｎ３および節点Ｎ４に各々ラッ
チされる。第１の活性化信号φ２１が低レベルから高レ
ベルになるとき、節点信号ＮＯＷおよびＮＯ２の電位が
上昇する。このとき外部入力電圧ＭＩＮがラッチされた
節点Ｎ３をゲート入力とするＥＭＯ８ＴＪｌ＊と基準電
圧ｖ７ｆの電圧がラッチされた節点Ｎ４をゲート入力と
するＥＭ ＯＳ Ｔ Ｊ２６にょシ節点信号Ｎけと？’
Ｊｏｘの間に差電圧が生ずる。この節点信号ＮｅｗとＮ
ｏｔの間の差電位により、フリップフロップを構成する
ＥＭＯ８Ｔ ＪｙおよびＪ８が作動し、節点信号Ｎｅｗ
とＮｏｔのうちの低い電圧である一方の節点信号を低レ
ベルにする。そして節点信号ＮＯＷおよびＮＯＷをゲー
ト入力とするＥＭＯｆ９ＴＪ、、およびＪｌｌにより節
点Ｎ！およびＮ１の一方が低レベルとなり、節点Ｎ、お
よびＮ１をゲート入力とするＥＭＯＳ ’Ｉ’Ｊ−およ
びＪ、の一方が非活性化（以下オフと称す）される、続
いて第２の活性化信号φ雪２が低レベルから高レベルに
なると節点Ｎｏ２および凡２をゲート入力とするＥＭＯ
８ＴＪ、１およびＪｏの一方の活性化されたＥＭＯ８Ｔ
を通して節点ＮｓおよびＮ６の一方の節点が高レベルと
なる。節点ＮｓおよびＮ６をゲート入力とするＥＭＯ８
ＴＪｚｓおよびＪ２６の一方のＥＭＯ８Ｔが活性化され
、出力信号φｏｚおよびφｏ２の一方が電流増幅された
信号として出力される。このとき、出力信号φｏ雪は外
部入力電圧Ｖｎｔと同相、出力信号φＯＸは外部入力電
圧ｖ頂と逆相の増幅された信号が出力される。
上述した従来の入力インバータ回路は、外部入力電圧が
高レベルの場合、一方の節点信号が高レベルとなるが、
基準電圧をゲート入力とするＥＭ０８Ｔが常に活性化状
態にあるため、一方の節点信号の高レベルを大地電流に
流して消費電流が増大してしまい、さらＫこのＥＭＯ８
Ｔ が常に活性化状態にあるため、差電圧増幅フリップ
フロップ回路には外部入力の情報を保持することができ
ないので、出力電流増幅回路内に外部入力の情報を保持
する７リツグ７０ツブが必要となシ、そのため出力電流
増幅回路が複雑となり、使用するＥＭ０８Ｔも多く必要
とする欠点を有している。さらに、差電圧増幅フリップ
フロップ回路の活性化時に、外部入力電圧が変化した場
合に差電圧増幅を正常に行うため、さらに２個のＥＭＯ
８Ｔ と、これらのゲート入力であるラッチ信号とを
必要とする欠点を有している。
高レベルの場合、一方の節点信号が高レベルとなるが、
基準電圧をゲート入力とするＥＭ０８Ｔが常に活性化状
態にあるため、一方の節点信号の高レベルを大地電流に
流して消費電流が増大してしまい、さらＫこのＥＭＯ８
Ｔ が常に活性化状態にあるため、差電圧増幅フリップ
フロップ回路には外部入力の情報を保持することができ
ないので、出力電流増幅回路内に外部入力の情報を保持
する７リツグ７０ツブが必要となシ、そのため出力電流
増幅回路が複雑となり、使用するＥＭ０８Ｔも多く必要
とする欠点を有している。さらに、差電圧増幅フリップ
フロップ回路の活性化時に、外部入力電圧が変化した場
合に差電圧増幅を正常に行うため、さらに２個のＥＭＯ
８Ｔ と、これらのゲート入力であるラッチ信号とを
必要とする欠点を有している。
本発明の入力インバータ回路は、活性化信号の入力によ
り外部入力電圧と基準電圧とを比較増幅するフリツプフ
ロツプ回路および出力電流増幅回路と、前記外部入力電
圧をゲートに入力し前記フリツプフロツプ回路にドレイ
ンを接続する第１のトランジスタと、一端を前記第１の
トランジスタのソースに他端を所定の電位にそれぞれ接
続し前記フリップフロップ回路の信号により制御される
第１のゲートと、前記基準電圧をゲートに入力し前記フ
リツプフロツプ回路にドレインを接続する第２のトラン
ジスタと、一端を前記第２のトランジスタのソースに他
端を所定の電位にそれぞれ接続し前記フリップフロップ
回路の信号により制御される第２のゲートとを備えてい
る。
り外部入力電圧と基準電圧とを比較増幅するフリツプフ
ロツプ回路および出力電流増幅回路と、前記外部入力電
圧をゲートに入力し前記フリツプフロツプ回路にドレイ
ンを接続する第１のトランジスタと、一端を前記第１の
トランジスタのソースに他端を所定の電位にそれぞれ接
続し前記フリップフロップ回路の信号により制御される
第１のゲートと、前記基準電圧をゲートに入力し前記フ
リツプフロツプ回路にドレインを接続する第２のトラン
ジスタと、一端を前記第２のトランジスタのソースに他
端を所定の電位にそれぞれ接続し前記フリップフロップ
回路の信号により制御される第２のゲートとを備えてい
る。
次に、本発明について図面を用いて説明する。
第１図および第２図は、それぞれ本発明の一実施例のブ
ロック図および回路図である。
ロック図および回路図である。
本実施例は、差電圧増幅フリップフロップ回路１および
出力電流増幅回路２を主構成要素として構成され、第１
の活性化信号φ１１の入力により、因示しない基準電圧
発生回路から入力される基準電圧ｖｒ、ｆと外部入力電
圧ＶＩＮとを比較し、増幅された信号を受け、−第２の
活性化信号φ１＝の入力によりミ流増幅された信号を出
力する入力インバータ回路において、外部入力電圧ＶＩ
Ｎと基準電圧Ｖｒ＋ｅｆとに応答して、外部入力電圧Ｖ
ＩＮをゲート入力とするＥＭＯ８ＴＪｓと基準電圧Ｖｒ
ｅｆをゲート入力とするＥＭＯ８ＴＪ４のそれぞれのソ
ース電流の制御を行なう第１ゲート３および第２ゲート
４を設けることにより構成されている８本実施例におい
てＥＭＯ８ＴＪｓおよびＪしは、差電圧増幅フリップフ
ロップ回路１内の節点の電圧を初期において低レベルに
入力する。
出力電流増幅回路２を主構成要素として構成され、第１
の活性化信号φ１１の入力により、因示しない基準電圧
発生回路から入力される基準電圧ｖｒ、ｆと外部入力電
圧ＶＩＮとを比較し、増幅された信号を受け、−第２の
活性化信号φ１＝の入力によりミ流増幅された信号を出
力する入力インバータ回路において、外部入力電圧ＶＩ
Ｎと基準電圧Ｖｒ＋ｅｆとに応答して、外部入力電圧Ｖ
ＩＮをゲート入力とするＥＭＯ８ＴＪｓと基準電圧Ｖｒ
ｅｆをゲート入力とするＥＭＯ８ＴＪ４のそれぞれのソ
ース電流の制御を行なう第１ゲート３および第２ゲート
４を設けることにより構成されている８本実施例におい
てＥＭＯ８ＴＪｓおよびＪしは、差電圧増幅フリップフ
ロップ回路１内の節点の電圧を初期において低レベルに
入力する。
外部入力電圧ｖｌＮ ＊よび基準電圧ｖｒ＠、をゲート
入力とするＥＭＯ８ＴＪｓおよびＪ４で生ずる差電圧増
幅フリップフロップ回路ｌ内の信号により、第１ゲート
３および第２ゲート４に流れる電流を制御し、差電圧増
幅フリップフロップ回路１を安定に動作させ、外部入力
電圧ｖ！Ｎの情報を差電圧増幅フリップフロップ回路１
内に保持することができるのである。
入力とするＥＭＯ８ＴＪｓおよびＪ４で生ずる差電圧増
幅フリップフロップ回路ｌ内の信号により、第１ゲート
３および第２ゲート４に流れる電流を制御し、差電圧増
幅フリップフロップ回路１を安定に動作させ、外部入力
電圧ｖ！Ｎの情報を差電圧増幅フリップフロップ回路１
内に保持することができるのである。
第２図を用いて本実施例の動作について説明する。
初期にプリチャージ信号φＰ１が低レベルから高レベル
になり、プリチャージ信号φＰ１をゲート入力とするＥ
ＭＯ８Ｔ Ｊ、 、Ｊｔ（１、Ｊｌ、およびＪｌ−によ
り１節点ＮｌおよびＮ２は高レベル、出力信号φＯＸお
よびφ０１は低レベルとなシ、その後プリチャージ信号
φＰ１は高レベルから低レベルとなる。第１の活性化信
号φ１１が低レベルから高レベルになるとき、外部入力
電圧ＶＸＷおよび基準電圧Ｖｒ＊ｆをゲート入力とする
ＥＭＯ８ＴＪｓおよびＪ４にょシ節点信号Ｎｏｔおよび
ＮｏｔＫ差電圧が生じ、この差電圧を７リツプ７０ツブ
を構成するＥＭ ＯＳ Ｔ ＪｙおよびＪ、が増幅し、
節点信号ＮｏｔおよびＮｏｔの一方を低レベルにする。
になり、プリチャージ信号φＰ１をゲート入力とするＥ
ＭＯ８Ｔ Ｊ、 、Ｊｔ（１、Ｊｌ、およびＪｌ−によ
り１節点ＮｌおよびＮ２は高レベル、出力信号φＯＸお
よびφ０１は低レベルとなシ、その後プリチャージ信号
φＰ１は高レベルから低レベルとなる。第１の活性化信
号φ１１が低レベルから高レベルになるとき、外部入力
電圧ＶＸＷおよび基準電圧Ｖｒ＊ｆをゲート入力とする
ＥＭＯ８ＴＪｓおよびＪ４にょシ節点信号Ｎｏｔおよび
ＮｏｔＫ差電圧が生じ、この差電圧を７リツプ７０ツブ
を構成するＥＭ ＯＳ Ｔ ＪｙおよびＪ、が増幅し、
節点信号ＮｏｔおよびＮｏｔの一方を低レベルにする。
これと平行して、節点Ｎ１およびＮ、は、節点信号Ｎｏ
ｔおよびＮｏｔをゲート入力とするＥＭＯ８Ｔ Ｊｌ、
およびＪｌ２にょカ一方を低レベルにされ、節点Ｎ１お
よびＮ！をゲート入力とするＥＭＯ８Ｔ Ｊ、およびＪ
２の一方をオフする。第２の活性化信号φ１冨が低レベ
ルから高レベルになると、節点信号ＮｏｔおよびＮＯＩ
をゲート入力とするＥＭＯ８ＴＪｕｓｆ？よびＪｌ４の
一方を通して、出力信号φｏ１およびφｏ１の一方が電
流増幅された信号として出力される。このとき、出力信
号φｏ１は外部入力電圧ＶＩＮに同相、出力信号ＳＯ１
は外部入力電圧ＶＩＮに逆相となる。
ｔおよびＮｏｔをゲート入力とするＥＭＯ８Ｔ Ｊｌ、
およびＪｌ２にょカ一方を低レベルにされ、節点Ｎ１お
よびＮ！をゲート入力とするＥＭＯ８Ｔ Ｊ、およびＪ
２の一方をオフする。第２の活性化信号φ１冨が低レベ
ルから高レベルになると、節点信号ＮｏｔおよびＮＯＩ
をゲート入力とするＥＭＯ８ＴＪｕｓｆ？よびＪｌ４の
一方を通して、出力信号φｏ１およびφｏ１の一方が電
流増幅された信号として出力される。このとき、出力信
号φｏ１は外部入力電圧ＶＩＮに同相、出力信号ＳＯ１
は外部入力電圧ＶＩＮに逆相となる。
このように、差電圧増幅フリップ７０ツブ回路１内の信
号である節点Ｎ１およびＮ２の出力をゲート入力とする
第１ゲートおよび第２ゲートを用いて、差電圧増幅フリ
ップフロップ回路１で低レベルと判定される外部入力電
圧ＶＩ＊ｔたけ基準電圧Ｖｒ−ｔ ヲケ−） 入カドｆ
ルＥＭＯ８Ｔ Ｊｓ ’ｔタハＪａの一方のソース電流
をオフすることで、差電圧増幅フリップフロップ回路１
内に外部入力電圧ＶＩＮの情報を保持することができる
。
号である節点Ｎ１およびＮ２の出力をゲート入力とする
第１ゲートおよび第２ゲートを用いて、差電圧増幅フリ
ップフロップ回路１で低レベルと判定される外部入力電
圧ＶＩ＊ｔたけ基準電圧Ｖｒ−ｔ ヲケ−） 入カドｆ
ルＥＭＯ８Ｔ Ｊｓ ’ｔタハＪａの一方のソース電流
をオフすることで、差電圧増幅フリップフロップ回路１
内に外部入力電圧ＶＩＮの情報を保持することができる
。
以上説明したように本発明は、外部入力電圧および基準
電圧をそれぞれゲート入力とする２個のＥＭＯ８Ｔ の
それぞれのソース電流の制御を行う２個のゲートを設け
ることにより、差電圧増幅フリップフロップ回路内に外
部入力の情報を保持することができ、さらにラッチ回路
および出力電流増幅回路の簡素化ならびに回路全体の低
消費電流化ができる効果がある。
電圧をそれぞれゲート入力とする２個のＥＭＯ８Ｔ の
それぞれのソース電流の制御を行う２個のゲートを設け
ることにより、差電圧増幅フリップフロップ回路内に外
部入力の情報を保持することができ、さらにラッチ回路
および出力電流増幅回路の簡素化ならびに回路全体の低
消費電流化ができる効果がある。
第１図および第２図は本発明の一実施例のブロック図お
よび回路図、第３図および第４図は従来の入力インバー
タ回路の一例を示すブロック図および回路図である。 １・・・・・・差電圧増幅フリップフロップ回路、２・
・・・・・出力電流増幅回路、３・・・・・・第１ゲー
ト、４・・・・・・第２ゲート、５・・・・・・出力電
流増幅フリップフロップ回路ｓ Ｊｌ〜Ｊ！！・・・
・・・ＭＯＳ）ランジスタ（エンハンスメントり、Ｎｕ
〜Ｎ、・・・・・・節点％ Ｎｏｔ。 Ｎｏｔ 、ｉ’Ｊｏ２．Ｎｏｚ ・・・・・・節点信
号、φ１１．φ２１・・・・・・第１の活性化信号、φ
１２．φ２２・・・・・・第２の活性化信号、φｐｉ、
φＰ２・・・・・・プリチャージ信号、φＯ１ｅ号、ｖ
ＩＮ・・・・・・外部入力電圧、Ｖｒ＊ｆ・・・・・・
基準電圧。 ψ７．二 リｈの温性化）ｂ号 ψ／２’−＄２−フ渇十ＪヒＪヒ化】ツ（ｐＰｆ ：
７°す１ジ１−ジ搏号ψ７．．φ）： 出力１巳３ 峯３０ ψ２２ や２．退：旨ゑ＋ｈｙ ９５１ ： 猶ｌの５占・）主Ａヒ４＠号≦７’２２
二 ￥−か渇−１ｔＪ ヒも１：１（１’ｐ２−
： ）・リデャーシ゛イｂ号（ｐｏ２．僑Ｚ： 但
方与急） 火： ラッナ冶う 手続補正書（［） １、事件の表示 昭和６０年特許願第１４８６３７号２
、発明の名称 入力インバータ回路 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８東京都港区芝五丁目３７番８号住友三田ビル 日本電気株式会社内 ５、補正の対象 （１）図面 ６、補正の内容 （１）第４図を別紙の通り補正する。
よび回路図、第３図および第４図は従来の入力インバー
タ回路の一例を示すブロック図および回路図である。 １・・・・・・差電圧増幅フリップフロップ回路、２・
・・・・・出力電流増幅回路、３・・・・・・第１ゲー
ト、４・・・・・・第２ゲート、５・・・・・・出力電
流増幅フリップフロップ回路ｓ Ｊｌ〜Ｊ！！・・・
・・・ＭＯＳ）ランジスタ（エンハンスメントり、Ｎｕ
〜Ｎ、・・・・・・節点％ Ｎｏｔ。 Ｎｏｔ 、ｉ’Ｊｏ２．Ｎｏｚ ・・・・・・節点信
号、φ１１．φ２１・・・・・・第１の活性化信号、φ
１２．φ２２・・・・・・第２の活性化信号、φｐｉ、
φＰ２・・・・・・プリチャージ信号、φＯ１ｅ号、ｖ
ＩＮ・・・・・・外部入力電圧、Ｖｒ＊ｆ・・・・・・
基準電圧。 ψ７．二 リｈの温性化）ｂ号 ψ／２’−＄２−フ渇十ＪヒＪヒ化】ツ（ｐＰｆ ：
７°す１ジ１−ジ搏号ψ７．．φ）： 出力１巳３ 峯３０ ψ２２ や２．退：旨ゑ＋ｈｙ ９５１ ： 猶ｌの５占・）主Ａヒ４＠号≦７’２２
二 ￥−か渇−１ｔＪ ヒも１：１（１’ｐ２−
： ）・リデャーシ゛イｂ号（ｐｏ２．僑Ｚ： 但
方与急） 火： ラッナ冶う 手続補正書（［） １、事件の表示 昭和６０年特許願第１４８６３７号２
、発明の名称 入力インバータ回路 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８東京都港区芝五丁目３７番８号住友三田ビル 日本電気株式会社内 ５、補正の対象 （１）図面 ６、補正の内容 （１）第４図を別紙の通り補正する。
Claims (1)
- 活性化信号の入力により外部入力電圧と基準電圧とを比
較増幅するフリップフロップ回路および出力電流増幅回
路を有する入力インバータ回路において、前記外部入力
電圧をゲートに入力し前記フリップフロップ回路にドレ
インを接続する第１のトランジスタと、一端を前記第１
のトランジスタのソースに他端を所定の電位にそれぞれ
接続し前記フリップフロップ回路の信号により制御され
る第１のゲートと、前記基準電圧をゲートに入力し前記
フリップフロップ回路にドレインを接続する第２のトラ
ンジスタと、一端を前記第２のトランジスタのソースに
他端を所定の電位にそれぞれ接続し前記フリップフロッ
プ回路の信号により制御される第２のゲートとを備える
ことを特徴とする入力インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148637A JPS628613A (ja) | 1985-07-05 | 1985-07-05 | 入力インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148637A JPS628613A (ja) | 1985-07-05 | 1985-07-05 | 入力インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS628613A true JPS628613A (ja) | 1987-01-16 |
| JPH0572679B2 JPH0572679B2 (ja) | 1993-10-12 |
Family
ID=15457245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148637A Granted JPS628613A (ja) | 1985-07-05 | 1985-07-05 | 入力インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628613A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117391A (en) * | 1980-02-20 | 1981-09-14 | Oki Electric Ind Co Ltd | Buffer circuit |
| JPS58121196A (ja) * | 1982-01-13 | 1983-07-19 | Nec Corp | バツフア回路 |
-
1985
- 1985-07-05 JP JP60148637A patent/JPS628613A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117391A (en) * | 1980-02-20 | 1981-09-14 | Oki Electric Ind Co Ltd | Buffer circuit |
| JPS58121196A (ja) * | 1982-01-13 | 1983-07-19 | Nec Corp | バツフア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572679B2 (ja) | 1993-10-12 |
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