JPH0247915A - 入力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力バッファ回路に係シ、特にＭＯＳトランジ
スタによシ構成された入力バッファ回路に関する。

〔従来の技術〕

現在、メモリＩＣの分野において数多くの入力７２７７
回路が考案され用いられている。入ガバッファ回路の特
性においては、高速動作が可能であること、電流増幅能
力が大きいことが要求される。以下の説明は、すべて絶
縁ゲート型電界効果トランジスタのうち代表的なＭＯＳ
トランジスタヲ用いかつＮチャンネルエンハンスメント
ＭＯＳトランジスタで行う。しかし回路的には、Ｐチャ
ンネルＭＯＳトランジスタさらＫは、バイポーラトラン
ジスタでも本質的に同様である。

第３図は従来の入力バッファ回路の一例の回路図である
。同図において、本回路は、従来の５Ｖ単一電源のＩＣ
であるＭＯ８ダイナミックＲＡＭ（リード・オンリ・メ
モリ）で用いられているＭＯ８）ランジスタからなる入
力バッファ回路である。

第３図において、本回路は、端子３３と接地との間に、
）ランラスタ１，１３０直列体、トランジスタ２，７の
直列体を接続し、トランジスタ１３゜７のゲートをそれ
ぞれ節点Ｎｔｒ　Ｎ１に接続し、節点Ｎ１をゲート入力
とするトランジスタ３，６を接続し、トランジスタ３と
直列にトランジスタ４を接続し、トランジスタ４のゲー
トをトランジスタ６の一端及びトランジスタ５の一端に
接続し。

トランジスタ５のゲート入力を端子３４とし、トランジ
スタ３，４０節点Ｎ４を出力電位■。の出力端とし、同
様に、トランジスタ９，１０，１１゜１２ｔ−接続し、
トランジスタ１１のゲート入力を端子３５とし、トラン
ジスタ１０のゲートを節点Ｎ５とし、トランジスタ９，
１０の節点Ｎ６からＶ０出力が得られる。トランジスタ
ｌのゲートを導線２７となし、入力電位判定回路５０の
導線２９との間にトランジスタ１５を接続し、同様に導
線２８と導線３０との間に１　トランジスタ１６を接続
する。入力電位判定回路５０には、入力端子３１゜３２
にそれぞれ電位ｖ１Ｎ、■ｒｅｆが入力される。

次にこの入力パラフッ回路の動作について説明する。

初期状態において導線２９、および導線３０は、トラン
ジスタのしきい値ＶＴレベルを十分越える高い電圧（以
下高レベルと称す）、端子３３の信号φ、はしきい値■
７レベルよシ低い電圧（以下低レベルと称す）、信号り
は高レベルであることよシ、導線２７．２８、節点Ｎ３
およびＮ、は高レベル、節点Ｎｔ＋Ｎ！と、出力節点Ｎ
４およびＮ６の電位ｖ０および■。は低レベルとなる。

ＩＣ外部からの動作制御信号を受け、ＩＣ内部で発生さ
れる制御信号によシ、信号φ２は低レベルとなシ、その
後入力電位判定回路５０が動作する。

この入力電位判定回路５０は、ＩＣ外部の端子３１の入
力信号■ＩＮと端子３２のＩＣ内部で発生する基準電圧
■ｒｅｆとの電位を比較増幅を行い、導線２９．３０に
出力する。今、入力信号ＶＩＮが基準電圧■ｒｅｆよシ
ミ位が高いと仮定すると、導線２９．２７には、高レベ
ル、導線３０．２８には低レベルの電位が出力されると
とＫなる。信号φ１が低レベルから高レベルになると、
導線２７をゲート入力とするトランジスタＩＫよシ、節
点Ｎ１の電位が電源電圧と同じ高レベルとなる。このと
き、節点Ｎ１をゲート入力とするトランジスタ６および
３によシ、節点Ｎ３は低レベル、出力節点Ｎ３の電位■
ｏは、電源電圧よ６ｖアレペル低い高レベルが出力され
る。一方、節点Ｎ２は低レベル、節点Ｎ、は高レベルを
保持するため、出力節点Ｎ６の電位■ｏは低レベルを保
持する。

〔発明が解決しようとする課題〕

前述した従来の入力バッファ回路は、出力節点Ｎ４の電
位Ｖ０、又は節点Ｎ６の電位■。が高レベル出力すると
き、トランジスタ３又は９がソースフォロワで動作する
ため、高レベル出力電位が、電源電圧より■ｉレベル低
くなシ、高レベル出力電流も低下するという欠点があシ
、さらにこの電源電圧よシ■７レベル低い高レベルを、
ＮＯＲデコーダの入力として使用する回路の場合、ＮＯ
Ｒデコーダの動作速度を低下させたシ、安定動作を妨げ
る欠点がある。

本発明の目的は、前記欠点が解決され、高レベル出力電
位が電源電圧と等しく表るようにした入力バッファ回路
を提供することにある。

〔課題を解決するための手段〕

本発明の入力バッファ回路の構成は、基準電位と一入力
電位との電位差判定をする入力電位判定回路と、前記入
力電位判定回路の第１．第２の出力に１ゲートが第１の
電源に接続されたそれぞれ第１．第２のトランジスタを
介してそれぞれ第３゜第４のトランジスタのゲートが接
続され、前記第３、第４のトランジスタの一端は第１の
信号の端子に接続されかつ他端はそれぞれ第１．第２の
節点を介して第５．第６のトランジスタの一端に接続さ
れ、第５．第６のトランジスタのゲートはそれぞれ前記
第２．第１の節点に接続されかつ他端はともに第２の電
源に接続され、前記第１の節点に第７のトランジスタの
ゲートが接続されかつ前記第１の電源にゲートが接続さ
れた第８のトランジスタを介して第９のトランジスタの
ゲートにも接続され、前記第９のトランジスタの一端は
前記第１の電源に他端は第１の回路出力となる第３０節
点に接続され、前記第３０節点を一端とし他端を前記第
２の電源としゲートを前記第７のトランジスタの一端と
する第１０のトランジスタを設け。

前記第７のトランジスタの一端と前記第１の電源との間
に第２の信号をゲート入力とする第１１のトランジスタ
を設け、前記第７のトランジスタの他端を前記第５のト
ランジスタのゲートに接続し、前記第７のトランジスタ
から前記第１１のトランジスタまでの回路構成と同様な
それぞれ第１２乃至第１６のトランジスタを第２の節点
と前記第６のトランジスタとの間に設け、第１４．第１
５トランジスタ間の第４の節点を、前記第１の回路出力
の反転出力となる第２の回路出力とし、前記第９のトラ
ンジスタのゲートと前記第３０節点との間に第１のコン
デンサを設け、前記第１４のトランジスタのゲートと前
記第４の節点との関に第２のコンデンサを設けたことを
特徴とする。

〔実施例〕

次に本発明について図面を用いて説明する。

第１図は本発明の一実施例の入力バッファ回路を示す回
路図である。同図において、本実施例の入力バッファ回
路は、入力電位判定回路５１と、ＭＯ８）ランラスタ１
乃至１６やコンデンサＣＩ。

Ｃ１等から構成される電流増幅回路とを含み、構成され
る。第２図は第１図に示す入力電位判定回路５１の詳細
な回路図である。

第１図において、本実施例の入力バッファ回路が第３図
に示す従来の回路と異なる部分は、トランジスタ３のゲ
ートと節点へ１との間Ｋ）？ンジスタ８のソース・ドレ
インが介在し、トランジスタ８のゲートの節点Ｎ、と節
点Ｎ４との関に第１のコンデンサＣＩを接続し１節点Ｎ
２とトランジスタ９のゲートとの間にトランジスタ１４
が介在し、トランジスタ９のゲートの節点へ、。と節点
Ｎ６との間に第２のコンデンサＣ２を接続し要点である
。

第２図において、第１図の入力電位判定回路５１は、信
号φ、が印加される端子３５に接続されたトランジスタ
２３とトランジスタ３９との直列体と、この節点ＮｔＳ
は導＠２９に接続され、同時にトランジスタ２５のゲー
トに接続され、トランジスタ３７との節点Ｎ２１はトラ
ンジスタ３Ｂのゲートに接続され、トランジスタ２６と
トランジスタ３８との節点Ｎｔｔはトランジスタ３フの
ゲートに入力され、トランジスタ２６のゲートはトラン
ジスタ２４とトランジスタ４０との直列体の節点Ｎ２４
に接続され、この節点Ｎｔ４は導線３０に接続し、トラ
ンジスタ２４のゲートは信号φ、が印加される入力端子
３６に接続され、電位ＶＩＮが入力される端子３１をゲ
ートに有するトランジスタ２１と、電位ｖｒｅｆが入力
される端子３２をグー）Ｋ有するトランジスタ２２とを
含み、構成される。

次に第１図、第２図を用いて、本実施例の動作について
説明する。

初期状態において、信号φ２は高レベル信号φ。

およびφ１は低レベルであるととＫよシ、節点Ｎ２ｍ　
＋　Ｎ２４、導線２７．２８、節点Ｎ３およびＮｓは高
レベル、節点Ｎ２１　＋　’Ｇ□、Ｎ１．Ｎ２　、Ｎ、
およびＮ、。

と出力節点Ｎ４およびＮ６の電位■。および■。

は低レベルとなる。信号φｐが高レベルから低レベルに
なシ、その後信号φ０が高レベルになる。

電位ＶＩＮが電位Ｖｒｅｆよシ高い場合、節点Ｎｔｚの
電位は％　ＶＩＮをゲート入力とするトランジスタ２１
によシ低レベルを保持し、節点Ｎｚｔの電位は高レベル
になるため１節点Ｎ２４および導線２８の電位は、節点
Ｎｔｔをゲート入力とするトランジスタ４０によシ低レ
ベルとなり、節点！’Ｊｚｓおよび導線２７は１節点Ｎ
、をゲート入力とするトランジスタ３９が活性化しない
ため、高レベルを保持する。その後、信号φ１が高レベ
ルになると、導線２７をゲート入力とするトランジスタ
ＩＫよシ節点Ｎ１は高レベルになシ、節点Ｎ２社低レベ
ルを保持する。

節点Ｎ１が低レベルから高レベルになる過程において、
節点Ｎ、もトランジスタ８を通して低レベルから高レベ
ルになるが、節点Ｎ３の高レベルは節点Ｎ１の電位がＶ
Ｔレベル以上にならないとトランジスタ６を通して放電
されないため、第１のコンデンサ０１両端にはｖＴ以上
の電位が充電される。その後、節点Ｎ、が高レベル、節
点Ｎ、が低レベルになると、第１のコンデンサＣ１に充
電された電位によシ、ブートアップ効果が生じ、出力節
点Ｎ４の電位■。が低レベルから高レベルになる過程に
おいて、節点Ｎ、は電源電圧より　ＶＴ以上高い電位と
なシ、出力節点■。の高レベルは、電源電圧と同一の電
位が出力される。一方、出力節点Ｎ６の電位■。は、節
点Ｎ１゜が低レベル、節点Ｎ、が高レベルを保持するた
め、低レベルの電位を保持する。

以上本実施例では、トランジスタ３．４のゲートを電源
電圧よりｖＴ以上にするプートストラップ回路を有する
ことより、出力節点Ｎ４．Ｎ、の高レベル出力の電位が
電源電圧と等しくなる。

〔発明の効果〕

以上説明したように１本発明は、入力バッファ出力電位
において、電源電圧レベルの高レベル出力が得られ、こ
の出力を用いて動作する特にＮＯＲデコーダなどの次段
の回路の動作速度の高速化や安定動作が行うことが可能
とな夛、さらにバッファ出力が高レベル出力時に出力電
流増幅能力が向上する効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の入カパッフア回路を示す回
路図、第２図は第１図の入力電位判定回路の詳細な回路
図、第３図は従来の入力７７７１回路を示す回路図であ
る。 １乃至１６．２３乃至２６．３７乃至４０・・・エンハ
ンスメン）ｍＭＯ８）ランジスタｓ　　Ｃ１＋　”ｔ・
・・コンデンサｂ　Ｎｌ乃至Ｎ６　＋　Ｎ９　　＊　Ｎ
１゜、Ｎ２．乃至Ｎｚ４・・・節点、■。、ｖｏ　　・
・・出力節点の電位、φ、。 φ。、φ、・・・信号％　ＶＩＮ・・・外部入力信号、
■ｒｅｆ・・・基準電位。 代理人　弁理士　　内　原　　　晋 茅 区 第 阿

Claims (1)

【特許請求の範囲】
1. 基準電位と一入力電位との電位差判定をする入力電位判
   定回路と、前記入力電位判定回路の第１、第２の出力に
   、ゲートが第１の電源に接続されたそれぞれ第１、第２
   のトランジスタを介してそれぞれ第３、第４のトランジ
   スタのゲートが接続され、前記第３、第４のトランジス
   タの一端は第１の信号の端子に接続されかつ他端はそれ
   ぞれ第１、第２の節点を介して第５、第６のトランジス
   タの一端に接続され、第５、第６のトランジスタのゲー
   トはそれぞれ前記第２、第１の節点に接続されかつ他端
   はともに第２の電源に接続され、前記第１の節点に第７
   のトランジスタのゲートが接続されかつ前記第１の電源
   にゲートが接続された第８のトランジスタを介して第９
   のトランジスタのゲートにも接続され、前記第９のトラ
   ンジスタの一端は前記第１の電源に他端は第１の回路出
   力となる第３の節点に接続され、前記第３の節点を一端
   とし他端を前記第２の電源としゲートを前記第７のトラ
   ンジスタの一端とする第１０のトランジスタを設け、前
   記第７のトランジスタの一端と前記第１の電源との間に
   第２の信号をゲート入力とする第１１のトランジスタを
   設け、前記第７のトランジスタの他端を前記第５のトラ
   ンジスタのゲートに接続し、前記第７のトランジスタか
   ら前記第１１のトランジスタまでの回路構成と同様なそ
   れぞれ第１２乃至第１６のトランジスタを第２の節点と
   前記第６のトランジスタとの間に設け、第１４、第１５
   トランジスタ間の第４の節点を、前記第１の回路出力の
   反転出力となる第２の回路出力とし、前記第９のトラン
   ジスタのゲートと前記第３０節点との間に第１のコンデ
   ンサを設け、前記第１４のトランジスタのゲートと前記
   第４の節点との間に第２のコンデンサを設けたことを特
   徴とする入力バッファ回路。