JPS6286745A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6286745A JPS6286745A JP60227557A JP22755785A JPS6286745A JP S6286745 A JPS6286745 A JP S6286745A JP 60227557 A JP60227557 A JP 60227557A JP 22755785 A JP22755785 A JP 22755785A JP S6286745 A JPS6286745 A JP S6286745A
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- resin
- molding
- glass cloth
- metal plate
- bonded
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/10—Containers or parts thereof
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- H10W76/18—Insulating materials, e.g. resins, glasses or ceramics
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
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- H10W70/68—Shapes or dispositions thereof
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- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10W72/874—On different surfaces
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に装置の薄肉化。
小型化を容易にし、かつ寸法安定性、生産性及び歩留り
を向上させることのできる半導体装置の封止構造に関す
るものである。
を向上させることのできる半導体装置の封止構造に関す
るものである。
一般に、半導体チップなどが取付けられ配線パターンが
形成された回路基板は、水分や不純物の介入を防止し耐
湿性、耐ｉＮｊ撃性をもたせるために、合成樹脂などに
よるポツティングあるいは成形物などによる封止が行わ
れる。ところが合成樹脂によるポツティングでは、樹脂
の構成や厚さが不均一となり加熱や封止樹脂の硬化収縮
によってそりが生じるという問題があった。このため、
最近では金属やセラミック、プラスチックの成形品など
のキャップを被せて封止を行うという方法が注目されて
いる。
形成された回路基板は、水分や不純物の介入を防止し耐
湿性、耐ｉＮｊ撃性をもたせるために、合成樹脂などに
よるポツティングあるいは成形物などによる封止が行わ
れる。ところが合成樹脂によるポツティングでは、樹脂
の構成や厚さが不均一となり加熱や封止樹脂の硬化収縮
によってそりが生じるという問題があった。このため、
最近では金属やセラミック、プラスチックの成形品など
のキャップを被せて封止を行うという方法が注目されて
いる。
第３図は従来のキャンプ方式による封止構造を示した一
例である。図において、■は基板、２は配線パターン、
３は導電板、４は導電性ペースト、５は半導体チップ、
６はボンディングワイヤ、７はキャップ部、８は接着剤
である。
例である。図において、■は基板、２は配線パターン、
３は導電板、４は導電性ペースト、５は半導体チップ、
６はボンディングワイヤ、７はキャップ部、８は接着剤
である。
（発明が解決しようとする問題点〕
従来の半導体装置は以上のように構成されているので、
ギヤ・７ブ部７は半導体チップ５、ポンディングワイヤ
６、配線パターン２などに接することがないように、キ
ャップ高さ、キャップ幅を検討し、また基板との接着を
良好にするため、接着面を検討して設計し、プレス、射
出成形などの成形法を用いて成形する必要があった。そ
のため工程が増えるとともにコストが上がり、生産性を
損なうという問題があった。また接着剤８には一般にエ
ポキシなどの樹脂を液状で用いるが、これは加熱硬化を
行う際に一度該樹脂の粘度が下がり、該樹脂が封止内部
に侵入し、ワイヤボンディング、半導体チップなどに達
し、硬化収縮によりストレスがかかり、ワイヤボンディ
ングの断線、半導体チップのわれなどの故障を引き起こ
す。また接着剤のたれにより接着剤が外部にはみ出し寸
法ＩＮ度がでない、接着剤の量によりキャップの高さが
均一でなくなるなどの問題があった。
ギヤ・７ブ部７は半導体チップ５、ポンディングワイヤ
６、配線パターン２などに接することがないように、キ
ャップ高さ、キャップ幅を検討し、また基板との接着を
良好にするため、接着面を検討して設計し、プレス、射
出成形などの成形法を用いて成形する必要があった。そ
のため工程が増えるとともにコストが上がり、生産性を
損なうという問題があった。また接着剤８には一般にエ
ポキシなどの樹脂を液状で用いるが、これは加熱硬化を
行う際に一度該樹脂の粘度が下がり、該樹脂が封止内部
に侵入し、ワイヤボンディング、半導体チップなどに達
し、硬化収縮によりストレスがかかり、ワイヤボンディ
ングの断線、半導体チップのわれなどの故障を引き起こ
す。また接着剤のたれにより接着剤が外部にはみ出し寸
法ＩＮ度がでない、接着剤の量によりキャップの高さが
均一でなくなるなどの問題があった。
またＩＣカードなどのモジュールの封止を行う場合には
、上記キャンプ形成形物では厚さをそろえるためたとえ
ば第４図のような工夫が必要であった。第４図において
、１〜７は第３図と同一のものであり、９は樹脂、１０
は枠である。第４図のような封止方法では、工程が増え
るとともに、ＩＣモジュールの寸法が枠の分だけ大きく
なり、極力小型化しなければならない場合には大きな問
題となっていた。
、上記キャンプ形成形物では厚さをそろえるためたとえ
ば第４図のような工夫が必要であった。第４図において
、１〜７は第３図と同一のものであり、９は樹脂、１０
は枠である。第４図のような封止方法では、工程が増え
るとともに、ＩＣモジュールの寸法が枠の分だけ大きく
なり、極力小型化しなければならない場合には大きな問
題となっていた。
本発明は上記のような問題点を解消するためになされた
もので、作業性及び歩留りを向上でき小型化の容易な半
導体装置を得ることを目的とする。
もので、作業性及び歩留りを向上でき小型化の容易な半
導体装置を得ることを目的とする。
この発明にかかる半導体装置は、ガラスクロスに樹脂を
含浸して半硬化させ、これを回路基板上の回路素子を囲
むように配置して側壁を形成し、該側壁上に上記回路素
子を覆う平板状成形物を配置し、加熱により上記側壁を
完全に硬化するとともに該側壁と上記回路基板及び上記
平板状成形物とを接着したものである。
含浸して半硬化させ、これを回路基板上の回路素子を囲
むように配置して側壁を形成し、該側壁上に上記回路素
子を覆う平板状成形物を配置し、加熱により上記側壁を
完全に硬化するとともに該側壁と上記回路基板及び上記
平板状成形物とを接着したものである。
（作用〕
この発明においては、回路基板上の回路素子をガラスク
ロスに樹脂を含浸し半硬化したものと平板状の成形物と
で封止するようにしたから、成形物を容易に作成できる
とともに、接着機能を持つ樹脂を所望の状態に半硬化さ
せ、これにより樹脂のたれを少なくして封止を行なうこ
とができる。
ロスに樹脂を含浸し半硬化したものと平板状の成形物と
で封止するようにしたから、成形物を容易に作成できる
とともに、接着機能を持つ樹脂を所望の状態に半硬化さ
せ、これにより樹脂のたれを少なくして封止を行なうこ
とができる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の封止構造
の断面図を示し、図において、１〜６は第３図と同一の
ものであり、１）はガラスクロスに樹脂を含浸し樹脂の
たれを少なくするように半硬化させたもので半導体チッ
プを保護し基板と金属板とを接着するプリプレグ枠であ
る。これは例えば通常市販のエポキシ樹脂（分子量約３
００〜２０００のもの）、硬化剤（例えばジシアンジア
ミド）、及び公知の触媒（三級アミン、イミダゾール類
など）を溶剤（例えばジメチルホルムアミド、メチルエ
チルケトン、メチルセロソルブなど）で適当に希釈した
ものをガラスクロスに塗布または含浸し、その後、これ
を加熱乾燥したものである。
の断面図を示し、図において、１〜６は第３図と同一の
ものであり、１）はガラスクロスに樹脂を含浸し樹脂の
たれを少なくするように半硬化させたもので半導体チッ
プを保護し基板と金属板とを接着するプリプレグ枠であ
る。これは例えば通常市販のエポキシ樹脂（分子量約３
００〜２０００のもの）、硬化剤（例えばジシアンジア
ミド）、及び公知の触媒（三級アミン、イミダゾール類
など）を溶剤（例えばジメチルホルムアミド、メチルエ
チルケトン、メチルセロソルブなど）で適当に希釈した
ものをガラスクロスに塗布または含浸し、その後、これ
を加熱乾燥したものである。
また１２は平板状に成形され、半導体チップを外部から
のストレスから保護し、水分などの介入を防ぐ金属板、
１３は上記金属板１２とボンディングワイヤや配線パタ
ーンとの接触を防ぐため該金属板１２に形成されたポリ
マ一層である。
のストレスから保護し、水分などの介入を防ぐ金属板、
１３は上記金属板１２とボンディングワイヤや配線パタ
ーンとの接触を防ぐため該金属板１２に形成されたポリ
マ一層である。
次に作用効果について説明する。 一本実施例では、
プリプレグ枠１）が従来槽、造のキャップ部側面となり
、かつ基板１及びポリマーコーディングした金属板１２
に接着する機能を持つ。このため成形物の立体的加工お
よびその接着面を必要としないことから、加工が容易と
なるとともに、接着剤が不要となり、そのスペースが省
略でき、小型化が可能となる。また上記プリプレグ枠１
）の樹脂を所望の半硬化状態にすることに防止し、寸法
精度を向上することができる。さらに上記樹脂の硬化材
及び触媒を適宜選択することにより所望の低温短時間硬
化を行なうこともでき、これによってさらに作業性を向
上させることができる。またプリプレグ枠が絶縁性を有
するため、たとえ配線パターンに接触しても放電の問題
がなく、歩留りをあげることができる。
プリプレグ枠１）が従来槽、造のキャップ部側面となり
、かつ基板１及びポリマーコーディングした金属板１２
に接着する機能を持つ。このため成形物の立体的加工お
よびその接着面を必要としないことから、加工が容易と
なるとともに、接着剤が不要となり、そのスペースが省
略でき、小型化が可能となる。また上記プリプレグ枠１
）の樹脂を所望の半硬化状態にすることに防止し、寸法
精度を向上することができる。さらに上記樹脂の硬化材
及び触媒を適宜選択することにより所望の低温短時間硬
化を行なうこともでき、これによってさらに作業性を向
上させることができる。またプリプレグ枠が絶縁性を有
するため、たとえ配線パターンに接触しても放電の問題
がなく、歩留りをあげることができる。
第２図は本発明の他の実施例を示し、図中ｌ〜１３は第
１図と同一のものであり、この実施例では半導体チップ
５が半導体基板１に埋めこまれている。このような構成
においても上記実施例と同様な効果が得られる。
１図と同一のものであり、この実施例では半導体チップ
５が半導体基板１に埋めこまれている。このような構成
においても上記実施例と同様な効果が得られる。
なお、上記両実施例では、プリプレグ枠として通常市販
のエポキシ樹脂、硬化剤、触媒を溶剤で適当に希釈した
ものをガラスクロスに塗布または含浸し半硬化したもの
を用いたが、これは接着強度にすぐれ、かつ耐熱性、耐
湿性などにすぐれたものであればよい。
のエポキシ樹脂、硬化剤、触媒を溶剤で適当に希釈した
ものをガラスクロスに塗布または含浸し半硬化したもの
を用いたが、これは接着強度にすぐれ、かつ耐熱性、耐
湿性などにすぐれたものであればよい。
また接着強度に関しては、プリプレグ樹脂組成物にフェ
ノキシ樹脂などの高分子量組成物を添加することによっ
て、非架橋性のリニア成分が架橋網目中に介在し、樹脂
に可撓性をもたせることができ、接着強度をあげること
も可能である。
ノキシ樹脂などの高分子量組成物を添加することによっ
て、非架橋性のリニア成分が架橋網目中に介在し、樹脂
に可撓性をもたせることができ、接着強度をあげること
も可能である。
また、上記両実施例では平板状成形物として金属を用い
たが、これは薄くても強度があり、耐熱性、耐湿性にす
ぐれたセラミック、プラスチックなどであればよく、錆
などに強く、磁気を帯びないステンレス（ＳＵＳ３０４
）のようなものはより好ましい。
たが、これは薄くても強度があり、耐熱性、耐湿性にす
ぐれたセラミック、プラスチックなどであればよく、錆
などに強く、磁気を帯びないステンレス（ＳＵＳ３０４
）のようなものはより好ましい。
また、上記両実施例では基板と金属板との間は中空であ
ったが、この部分には、外部からのストレスを緩和する
ことができ、外部にストレスを与えることが少ないゲル
状の樹脂を封入してもよい。
ったが、この部分には、外部からのストレスを緩和する
ことができ、外部にストレスを与えることが少ないゲル
状の樹脂を封入してもよい。
以上のように本発明によれば、半導体チップおよび配線
パターン、その他の回路素子をガラスクロスに樹脂を含
浸して半硬化したものと平板状成形物とで封止するよう
にしたので、半導体チップ、ボンディングワイヤの保護
、耐湿性、耐衝撃性の向上だけでなく、キャップ方式の
成形物の成形工程の省略、装置の厚さの均一化、ＩＣモ
ジュールの小型化、接着剤のたれによる故障の防止、寸
法行うことができる。
パターン、その他の回路素子をガラスクロスに樹脂を含
浸して半硬化したものと平板状成形物とで封止するよう
にしたので、半導体チップ、ボンディングワイヤの保護
、耐湿性、耐衝撃性の向上だけでなく、キャップ方式の
成形物の成形工程の省略、装置の厚さの均一化、ＩＣモ
ジュールの小型化、接着剤のたれによる故障の防止、寸
法行うことができる。
第１図は本発明の一実施例に係る半導体装置を示す断面
図、第２図は他の実施例装置を示す断面図、第３図、第
４図はそれぞれ従来装置の一例を示す断面図である。 図において、１は基板、２は配線パターン、３は導電板
、４は導電性ペースト、５は半導体チップ、６はボンデ
ィングワイヤ、１）はプリプレグ枠、１２は金属板、１
３はポリマ一層である。 なお図中同一符号は同−又は相当部分を示す。
図、第２図は他の実施例装置を示す断面図、第３図、第
４図はそれぞれ従来装置の一例を示す断面図である。 図において、１は基板、２は配線パターン、３は導電板
、４は導電性ペースト、５は半導体チップ、６はボンデ
ィングワイヤ、１）はプリプレグ枠、１２は金属板、１
３はポリマ一層である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ガラスクロスに樹脂を含浸し半硬化させたものを
用いて回路素子を搭載した回路基板上に該回路素子を囲
むように側壁を形成し、 該側壁上に上記回路素子を覆う平板状成形物を配置し、 加熱により上記側壁を完全に硬化するとともに該側壁と
上記回路基板及び上記平板状成形物とを接着してなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227557A JPS6286745A (ja) | 1985-10-11 | 1985-10-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227557A JPS6286745A (ja) | 1985-10-11 | 1985-10-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286745A true JPS6286745A (ja) | 1987-04-21 |
Family
ID=16862770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227557A Pending JPS6286745A (ja) | 1985-10-11 | 1985-10-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550403A (en) * | 1994-06-02 | 1996-08-27 | Lsi Logic Corporation | Improved laminate package for an integrated circuit and integrated circuit having such a package |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5411671A (en) * | 1977-06-27 | 1979-01-27 | Nec Corp | Sealing method of semiconductor device |
-
1985
- 1985-10-11 JP JP60227557A patent/JPS6286745A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5411671A (en) * | 1977-06-27 | 1979-01-27 | Nec Corp | Sealing method of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550403A (en) * | 1994-06-02 | 1996-08-27 | Lsi Logic Corporation | Improved laminate package for an integrated circuit and integrated circuit having such a package |
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