JPS629438A - 命令解読装置 - Google Patents
命令解読装置Info
- Publication number
- JPS629438A JPS629438A JP60148909A JP14890985A JPS629438A JP S629438 A JPS629438 A JP S629438A JP 60148909 A JP60148909 A JP 60148909A JP 14890985 A JP14890985 A JP 14890985A JP S629438 A JPS629438 A JP S629438A
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- Japan
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- microinstruction
- addresses
- instruction
- storage
- decoding device
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセッサ、特にマイクロプログラ
ム制御方式のマイクロプロセッサに用いる命令解読装置
に関するものである。
ム制御方式のマイクロプロセッサに用いる命令解読装置
に関するものである。
従来の技術
従来、計ｎｌＮのマイクロプログラム方式の命令解読装
置としては、第３図に示す様に、マイクロ命令を単一の
マイクロ命令格納記憶ＶＡ＠に格納し、これにアドレス
発生回路或いはマツピングアレイからのマイクロ命令格
納記憶アドレスを与えることにより、多数の操作の制御
を行わせるものがあった。
置としては、第３図に示す様に、マイクロ命令を単一の
マイクロ命令格納記憶ＶＡ＠に格納し、これにアドレス
発生回路或いはマツピングアレイからのマイクロ命令格
納記憶アドレスを与えることにより、多数の操作の制御
を行わせるものがあった。
発明が解決しようとする問題点
マイクロ命令は第４図（ａ ）に示すように、オペコー
ド部（オペレーション部）とオペランド部（アドレシン
グ部）との組み合わせで表わされる（オペコードとオペ
ランドとの組み合わせは（ｌ−ｎ）ｘｎ通り考えられる
）が、従来の方式では、第４図（ｂ）に示す様に、オペ
ランド操作が同じであってもオペコードが異なる場合に
はそれぞれのオペコードに対するオペランド操作をマイ
クロ命令としてマイクロ命令格納記憶装置内に記述して
おかなければならなず、各操作の種類が増大するにした
がってその組み合わせが増大し、機能の高いマイクロ命
令を充実させるほど大規模なマイクロ命令格納記憶装置
を必要としていた、なお第４図（ｂ）において、Ａ、Ｂ
、Ｃ，ＤはオペランドＡＤＤ、ＳＵＢ、ＬＤはオペコー
ドを表わす。
ド部（オペレーション部）とオペランド部（アドレシン
グ部）との組み合わせで表わされる（オペコードとオペ
ランドとの組み合わせは（ｌ−ｎ）ｘｎ通り考えられる
）が、従来の方式では、第４図（ｂ）に示す様に、オペ
ランド操作が同じであってもオペコードが異なる場合に
はそれぞれのオペコードに対するオペランド操作をマイ
クロ命令としてマイクロ命令格納記憶装置内に記述して
おかなければならなず、各操作の種類が増大するにした
がってその組み合わせが増大し、機能の高いマイクロ命
令を充実させるほど大規模なマイクロ命令格納記憶装置
を必要としていた、なお第４図（ｂ）において、Ａ、Ｂ
、Ｃ，ＤはオペランドＡＤＤ、ＳＵＢ、ＬＤはオペコー
ドを表わす。
問題点を解決するための手段
上記問題点を解決するため、本発明の命令解読装置は、
入力される命令のオペコードフィールドとオペランドフ
ィールドとの各々に対応して２種類の独立なアドレスを
出力するアドレス発生回路と、前記２種類のアドレスを
各々入力とする２個の独立したマイクロ命令格納記ｍ装
置とを備え、前記２個のマイクロ命令格納記憶装置の各
々の出力を連結してマイクロ命令出力を得る構成とした
ものである。
入力される命令のオペコードフィールドとオペランドフ
ィールドとの各々に対応して２種類の独立なアドレスを
出力するアドレス発生回路と、前記２種類のアドレスを
各々入力とする２個の独立したマイクロ命令格納記ｍ装
置とを備え、前記２個のマイクロ命令格納記憶装置の各
々の出力を連結してマイクロ命令出力を得る構成とした
ものである。
作用
上記構成によれば、アドレス発生回路がら各操作用マイ
クロ命令格納記憶装置にそれぞれ独立したマイクロ命令
格納記憶アドレスを与えることにより、各操作ごとのマ
イクロ命令を独立に同時並行して得ることができる。
クロ命令格納記憶装置にそれぞれ独立したマイクロ命令
格納記憶アドレスを与えることにより、各操作ごとのマ
イクロ命令を独立に同時並行して得ることができる。
実施例
以下、本発明の一実施例を第１図〜第２図に基づいて説
明する。
明する。
第１図は本発明の一実施例における命令解読装置の回路
ブロック図で、１は命令レジスタ、２はアドレス発生回
路、３，４はマイクロ命令格納記憶装置、５，６はマイ
クロ命令レジスタである。
ブロック図で、１は命令レジスタ、２はアドレス発生回
路、３，４はマイクロ命令格納記憶装置、５，６はマイ
クロ命令レジスタである。
前記命令レジスタ１は、マクロ命令入力端子１ａとマク
ロ命令出力端子１ｂとを有している。前記アドレス発生
回路２は、マクロ命令入力端子２ａとマイクロ命令格納
記憶アドレス出力端子２ｂ。
ロ命令出力端子１ｂとを有している。前記アドレス発生
回路２は、マクロ命令入力端子２ａとマイクロ命令格納
記憶アドレス出力端子２ｂ。
２Ｃとを有している。前記オペコード用のマイクロ命令
格納記憶装置３は、マイクロ命令格納記憶アドレス入力
端子３ａとマイクロ命令出力端子３ｂとを有している。
格納記憶装置３は、マイクロ命令格納記憶アドレス入力
端子３ａとマイクロ命令出力端子３ｂとを有している。
前記オペランド用のマイクロ命令格納記憶装置４は、マ
イクロ命令格納記憶アドレス入力端子４ａとマイクロ命
令出力端子４ｂとを有している。前記オペコード用のマ
イクロ令名レジスタ５は、マイクロ命令入力端子５ａと
マイクロ命令出力端子５ｂとを有している。前記オペラ
ンド用のマイクロ命令レジスタ６は１マイクロ命令入力
端子６ａとマイクロ命令出力端子６ｂとを有している。
イクロ命令格納記憶アドレス入力端子４ａとマイクロ命
令出力端子４ｂとを有している。前記オペコード用のマ
イクロ令名レジスタ５は、マイクロ命令入力端子５ａと
マイクロ命令出力端子５ｂとを有している。前記オペラ
ンド用のマイクロ命令レジスタ６は１マイクロ命令入力
端子６ａとマイクロ命令出力端子６ｂとを有している。
前記マクロ命令格納記憶装置Ｆ３．４には、第２図（ａ
）（ｂ）１．：示す如く、オペコードＡＤＤ、５ＬＪＢ
、ＬＤ、オペランドＡ。
）（ｂ）１．：示す如く、オペコードＡＤＤ、５ＬＪＢ
、ＬＤ、オペランドＡ。
Ｂ、Ｃ，Ｄなどが各々格納されている。
以下、上記構成における作用を説明する。マクロ命令は
アドレス発生回路２で解読されて、マイクロ命令格納記
憶アドレス出力端子２ｂ、２Ｃに各操作用のマイクロ命
令格納記憶アドレスがそれぞれ独立に出力される。マイ
クロ命令格納記憶アドレスを与えられたマイクロ命令格
納記憶装置２３゜４は、独立に各操作のマイクロ命令を
読み出し、マイクロ命令出力端子３ｂ、４ｂに出力する
。各操作のマイクロ命令のシーケンスを実行するために
、アドレス発生回路２は、各操作用マイクロ命令格納記
憶装＠３．４に対し、マイクロ命令の記憶アドレスの更
新を各操作用マイクロ命令格納記憶装Ｗ１３．４毎に独
立に行い、マイクロ命令格納記憶アドレス出力端子２ｂ
、２ｃに出力する。このように、各操作のマイクロ命令
を独立にかつ同時並行的に得ることができる。
アドレス発生回路２で解読されて、マイクロ命令格納記
憶アドレス出力端子２ｂ、２Ｃに各操作用のマイクロ命
令格納記憶アドレスがそれぞれ独立に出力される。マイ
クロ命令格納記憶アドレスを与えられたマイクロ命令格
納記憶装置２３゜４は、独立に各操作のマイクロ命令を
読み出し、マイクロ命令出力端子３ｂ、４ｂに出力する
。各操作のマイクロ命令のシーケンスを実行するために
、アドレス発生回路２は、各操作用マイクロ命令格納記
憶装＠３．４に対し、マイクロ命令の記憶アドレスの更
新を各操作用マイクロ命令格納記憶装Ｗ１３．４毎に独
立に行い、マイクロ命令格納記憶アドレス出力端子２ｂ
、２ｃに出力する。このように、各操作のマイクロ命令
を独立にかつ同時並行的に得ることができる。
なお、アドレス発生回路２として、命令コードによるオ
ペコードフィールドとオペランドフィールドとのビット
位置変化に応じて独立な２種類のアドレスを発生する構
成のものを用いてもよい。
ペコードフィールドとオペランドフィールドとのビット
位置変化に応じて独立な２種類のアドレスを発生する構
成のものを用いてもよい。
発明の効果
以上述べたごとく本発明によれば、マイクロ命令格納記
憶装置をオペコード用とオペランド用との各操作ごとに
分割し、それぞれに対しアドレス発生回路によ独立にマ
イクロ命令格納記憶アドレスを与え、独立したマイクロ
命令を得るようにしたので、高機能なマイクロ命令を規
模の小さいマイク０命令格納記憶装置で容易に実現でき
る。
憶装置をオペコード用とオペランド用との各操作ごとに
分割し、それぞれに対しアドレス発生回路によ独立にマ
イクロ命令格納記憶アドレスを与え、独立したマイクロ
命令を得るようにしたので、高機能なマイクロ命令を規
模の小さいマイク０命令格納記憶装置で容易に実現でき
る。
第１図は本発明の一実施例における命令解読装置の回路
ブロック図、第２図は同命令解読装置におけるマイクロ
命令格納状態の説明図、第３図は従来の命令解読装置の
説明図、第４図＜ａ ）はマクロ命令の構成の説明図、
同図（ｂ）はマイクロ命令の格納状態の説明図である。 ２・・・アドレス発生回路、３．４・・・マイクロ命令
格納記憶装置 代理人 森 本 義 弘 第２図 （２）（わ 紀疼箪Ｉ（３） お塩引［（４） 第３図 マイクロ４Ｎ訪 第４図 （む 既−ｎｈシ４ ｎｋｉ＃ （ト）
ブロック図、第２図は同命令解読装置におけるマイクロ
命令格納状態の説明図、第３図は従来の命令解読装置の
説明図、第４図＜ａ ）はマクロ命令の構成の説明図、
同図（ｂ）はマイクロ命令の格納状態の説明図である。 ２・・・アドレス発生回路、３．４・・・マイクロ命令
格納記憶装置 代理人 森 本 義 弘 第２図 （２）（わ 紀疼箪Ｉ（３） お塩引［（４） 第３図 マイクロ４Ｎ訪 第４図 （む 既−ｎｈシ４ ｎｋｉ＃ （ト）
Claims (1)
- 【特許請求の範囲】 １、入力される命令のオペコードフィールドとオペラン
ドフィールドとの各々に対応して２種類の独立なアドレ
スを出力するアドレス発生回路と、前記２種類のアドレ
スを各々入力とする２個の独立したマイクロ命令格納記
憶装置とを備え、前記２個のマイクロ命令格納記憶装置
の各々の出力を連結してマイクロ命令出力を得る構成と
した命令解読装置。 ２、アドレス発生回路は、命令コードによるオペコード
フィールドとオペランドフィールドとのビット位置変化
に応じて独立な２種類のアドレスを発生する構成とした
特許請求の範囲第１項記載の命令解読装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148909A JP2607464B2 (ja) | 1985-07-05 | 1985-07-05 | 命令解読装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148909A JP2607464B2 (ja) | 1985-07-05 | 1985-07-05 | 命令解読装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629438A true JPS629438A (ja) | 1987-01-17 |
| JP2607464B2 JP2607464B2 (ja) | 1997-05-07 |
Family
ID=15463370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148909A Expired - Lifetime JP2607464B2 (ja) | 1985-07-05 | 1985-07-05 | 命令解読装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607464B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191638A (ja) * | 1975-02-10 | 1976-08-11 | ||
| JPS5457847A (en) * | 1977-10-17 | 1979-05-10 | Hitachi Ltd | Microprogram control circuit |
| JPS5510649A (en) * | 1978-07-10 | 1980-01-25 | Hitachi Ltd | Memory access system |
| JPS6057435A (ja) * | 1983-09-07 | 1985-04-03 | Mitsubishi Electric Corp | マイクロプロセツサ |
-
1985
- 1985-07-05 JP JP60148909A patent/JP2607464B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191638A (ja) * | 1975-02-10 | 1976-08-11 | ||
| JPS5457847A (en) * | 1977-10-17 | 1979-05-10 | Hitachi Ltd | Microprogram control circuit |
| JPS5510649A (en) * | 1978-07-10 | 1980-01-25 | Hitachi Ltd | Memory access system |
| JPS6057435A (ja) * | 1983-09-07 | 1985-04-03 | Mitsubishi Electric Corp | マイクロプロセツサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2607464B2 (ja) | 1997-05-07 |
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