JPS629598A - デ−タ伝送回路 - Google Patents
デ−タ伝送回路Info
- Publication number
- JPS629598A JPS629598A JP60148596A JP14859685A JPS629598A JP S629598 A JPS629598 A JP S629598A JP 60148596 A JP60148596 A JP 60148596A JP 14859685 A JP14859685 A JP 14859685A JP S629598 A JPS629598 A JP S629598A
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- JP
- Japan
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- data
- data transmission
- shift register
- transfer control
- stage
- Prior art date
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- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、非同期自走式シフトレジスタからなるデー
タ伝送回路に関し、特にシフトレジスタの複数段にわた
って発生した空き状態を検知するための手段に関するも
のである。
タ伝送回路に関し、特にシフトレジスタの複数段にわた
って発生した空き状態を検知するための手段に関するも
のである。
一般に非同期自走式のシフトレジスタはデータのブツシ
ュインとポツプアウトとを独立的かつ同時的に行うこと
ができ、さらにブツシュインされたデータが次段のシフ
トレジスタが空いていることを条件としてシフトクロッ
クを用いずに出力方向ヘシフトされていくようなもので
あり、例えば第８図に示すように並列データバッファ（
データ記憶手段）１１０〜１１４と隣接段の転送制御回
路からの転送制御信号に応じて自段の並列データバッフ
ァを制御する各段の転送制御回路とから構成されており
、この転送制御回路には一致素子（Ｃｏｉｎｃｉｄｅｎ
ｃｅ Ｅ１ｅａ＋ｅｎＬ ；以下Ｃ素子と称す）と呼ば
れる論理回路１２０〜１２４が用いられ、そのＣ（一致
）出力が転送制御パルスとして用いられている。
ュインとポツプアウトとを独立的かつ同時的に行うこと
ができ、さらにブツシュインされたデータが次段のシフ
トレジスタが空いていることを条件としてシフトクロッ
クを用いずに出力方向ヘシフトされていくようなもので
あり、例えば第８図に示すように並列データバッファ（
データ記憶手段）１１０〜１１４と隣接段の転送制御回
路からの転送制御信号に応じて自段の並列データバッフ
ァを制御する各段の転送制御回路とから構成されており
、この転送制御回路には一致素子（Ｃｏｉｎｃｉｄｅｎ
ｃｅ Ｅ１ｅａ＋ｅｎＬ ；以下Ｃ素子と称す）と呼ば
れる論理回路１２０〜１２４が用いられ、そのＣ（一致
）出力が転送制御パルスとして用いられている。
なおこの例では非同期自走式シフトレジスタ１００のデ
ータは複数ワードからなるパケットの形態をとっており
、各ワードはデータ部とは別にＢＯＰ （Ｂｅｇｉｎｎ
ｉｎｇ ｏｆ Ｐａｃｋｅｔ ） ＋ ＥＯＰ （Ｅ
ｎｄ ｏｆＰａｃｋｅｔ ）の２ビツトの制御ビットを
持ち、先頭ワードのＢＯＰが１．末尾ワードのＥＯＰが
１であり、その他の場合は、ＢＯＰ、ＥＯＰともに０で
あるものとする。
ータは複数ワードからなるパケットの形態をとっており
、各ワードはデータ部とは別にＢＯＰ （Ｂｅｇｉｎｎ
ｉｎｇ ｏｆ Ｐａｃｋｅｔ ） ＋ ＥＯＰ （Ｅ
ｎｄ ｏｆＰａｃｋｅｔ ）の２ビツトの制御ビットを
持ち、先頭ワードのＢＯＰが１．末尾ワードのＥＯＰが
１であり、その他の場合は、ＢＯＰ、ＥＯＰともに０で
あるものとする。
またＣ素子は下記の論理値表に示すように、その２人力
Ｘ、Ｙが一致した時その入力レベルと同レベルのＣ出力
を出力し、そうでないときは前Ｃ出力レベルを保持（Ｈ
ＯＬＤ）するものである。
Ｘ、Ｙが一致した時その入力レベルと同レベルのＣ出力
を出力し、そうでないときは前Ｃ出力レベルを保持（Ｈ
ＯＬＤ）するものである。
このような非同期自走式のシフトレジスタはデータのバ
ッファ機能を有し非同期システム間の接続に用いること
ができるものである。
ッファ機能を有し非同期システム間の接続に用いること
ができるものである。
論理値表
〔発明が解決しようとする問題点〕
このような非同期自走式のシフトレジスタを用いて、構
成されたデータ伝送回路において、その特定の段につい
てのみデータ占有、非占有を検出することは従来より行
われているが、このようなデータ伝送回路で複数ワード
からなるパケットデータを他のデータ伝送回路へ分岐９
合流させるような場合、こうした分岐２合流を円滑、高
速に１１うことはできないものであった。
成されたデータ伝送回路において、その特定の段につい
てのみデータ占有、非占有を検出することは従来より行
われているが、このようなデータ伝送回路で複数ワード
からなるパケットデータを他のデータ伝送回路へ分岐９
合流させるような場合、こうした分岐２合流を円滑、高
速に１１うことはできないものであった。
この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、非同期自走シフトレジスタの
複数段にわたって発生したデータの非占有状態を検出で
きるデータ伝送回路を提供することを目的としている。
るためになされたもので、非同期自走シフトレジスタの
複数段にわたって発生したデータの非占有状態を検出で
きるデータ伝送回路を提供することを目的としている。
この発明においては、非同期自走式シフトレジスタの１
段以上の所定の段にわたって発生した空き状態を検知す
る空き検知手段を設けたものである。
段以上の所定の段にわたって発生した空き状態を検知す
る空き検知手段を設けたものである。
この発明においては、空き検知手段が非同期自走式シフ
トレジスタの各段の転送制御パルスによりその空き状態
を検出するから、１段以上の所定の段にわたって発生し
たデータの非占有状態の検出が可能となる。
トレジスタの各段の転送制御パルスによりその空き状態
を検出するから、１段以上の所定の段にわたって発生し
たデータの非占有状態の検出が可能となる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるデータ伝送回路を示
し、図において第８図と同一符号は同一のものを示す。
し、図において第８図と同一符号は同一のものを示す。
２００は非同期自走式シフトレジスタ１００の５段にわ
たって発生したデータの非占有状態を検出する空き検知
回路であり、これは非同期自走式シフトレジスタ１００
のＣ素子１２θ〜１２４からの転送制御信号がゲートに
入力されるＮチャネルＭＯＳトランジスタ２１０〜２１
−４のドレインをワイヤードオア接続してなるも
のである。なお２２０はプルアップ用抵抗である。
たって発生したデータの非占有状態を検出する空き検知
回路であり、これは非同期自走式シフトレジスタ１００
のＣ素子１２θ〜１２４からの転送制御信号がゲートに
入力されるＮチャネルＭＯＳトランジスタ２１０〜２１
−４のドレインをワイヤードオア接続してなるも
のである。なお２２０はプルアップ用抵抗である。
次に動作について説明する。Ｃ素子はそのＣ出力が１の
時に当該段の並列データにデータが占有されている状態
を示しており、少くとも１段以上の並列データバッファ
にデータがある場合、空き検知回路２００の検知信号Ｂ
ＬＡＮＫが０となる。
時に当該段の並列データにデータが占有されている状態
を示しており、少くとも１段以上の並列データバッファ
にデータがある場合、空き検知回路２００の検知信号Ｂ
ＬＡＮＫが０となる。
例えば並列データバッファ１１２のみがデータの占有状
態にあるときＣ素子１２２のＣ出力が１となり、これに
よりＮチャネルＭＯ３トランジスタ２１２がオンされて
ノードＥが接地レベルとなるので、検知信号ＢＬＡＮＫ
は０となる。
態にあるときＣ素子１２２のＣ出力が１となり、これに
よりＮチャネルＭＯ３トランジスタ２１２がオンされて
ノードＥが接地レベルとなるので、検知信号ＢＬＡＮＫ
は０となる。
一方並列データパンフ１１１０〜１１４のすべてがデー
タの非占有状態となった時、Ｃ素子１２０〜１２４のＣ
出力がすべて０となり、これによりＭＯＳトランジスタ
２１０〜２１４はすべてオフ状態となるので、ノードＥ
は電源Ｖｃｃ電位となり、空き検知回路２００の検知信
号ＢＬＡＮＫは１となりシフトレジスタ５段にわたって
空きが生じていることが分かる。
タの非占有状態となった時、Ｃ素子１２０〜１２４のＣ
出力がすべて０となり、これによりＭＯＳトランジスタ
２１０〜２１４はすべてオフ状態となるので、ノードＥ
は電源Ｖｃｃ電位となり、空き検知回路２００の検知信
号ＢＬＡＮＫは１となりシフトレジスタ５段にわたって
空きが生じていることが分かる。
以上のように構成された本実施例は例えば第５図に示す
ようなデータ駆動方式プロセッサに用いてその演算処理
の高速化を達成することができるものである。
ようなデータ駆動方式プロセッサに用いてその演算処理
の高速化を達成することができるものである。
即ち第５図において、外部系からインクフェイス４００
を介して流入するデータパケットはネットワーク要素４
０３〜４０６の間を巡回しながら処理要素４０７〜４０
９間で負荷分散処理された後、ネットワーク要素４０１
および４０２によって処理結果が収集されてインタフェ
イス４００を介して再び外部系へ送出されるが、ここ！
その分−枝部および合流部を第６図および第７図のよう
に構成することにより、その分岐９合流を円滑に行うこ
とができ、ひいてはデータ駆動方式プロセッサのスルー
プットを向上できるものである。
を介して流入するデータパケットはネットワーク要素４
０３〜４０６の間を巡回しながら処理要素４０７〜４０
９間で負荷分散処理された後、ネットワーク要素４０１
および４０２によって処理結果が収集されてインタフェ
イス４００を介して再び外部系へ送出されるが、ここ！
その分−枝部および合流部を第６図および第７図のよう
に構成することにより、その分岐９合流を円滑に行うこ
とができ、ひいてはデータ駆動方式プロセッサのスルー
プットを向上できるものである。
即ち、第６図の分岐部によれば、空きバッファ監視部４
０４ｅが分岐データ伝送路４０４Ｃに空きバッファが存
在するか否かを常時監視しており、空きバッファがある
場合にはその旨を分岐制御部４０４ｄに伝える０分岐制
御部４０４ｄは通常は入力データ伝送路４０４ａに入力
されたデータを出力データ伝送路４０４ｂに与えるが、
分岐データ伝送路４０４ｃに空きバッファの存在するこ
とを空きバッファ監視部４０４ｅが検出すると、入力デ
ータ伝送路４０４ａ上のデータを分岐データ伝送路４０
４Ｃに与えるように制御する。このように分岐データ伝
送路に空きバッファが確保されていることが分かると直
ちにデータが分岐されるので、データ駆動方式プロセッ
サにおけるデータの分岐を円滑、高速に行うことができ
る。
０４ｅが分岐データ伝送路４０４Ｃに空きバッファが存
在するか否かを常時監視しており、空きバッファがある
場合にはその旨を分岐制御部４０４ｄに伝える０分岐制
御部４０４ｄは通常は入力データ伝送路４０４ａに入力
されたデータを出力データ伝送路４０４ｂに与えるが、
分岐データ伝送路４０４ｃに空きバッファの存在するこ
とを空きバッファ監視部４０４ｅが検出すると、入力デ
ータ伝送路４０４ａ上のデータを分岐データ伝送路４０
４Ｃに与えるように制御する。このように分岐データ伝
送路に空きバッファが確保されていることが分かると直
ちにデータが分岐されるので、データ駆動方式プロセッ
サにおけるデータの分岐を円滑、高速に行うことができ
る。
なお入力データ伝送路４０４ａ、出力データ伝送路４０
４ｂ、分岐データ伝送路４０４ｃは第８図の非同期自走
式のシフトレジスタからなり、空きバッファ監視部４０
４ｅは第１図のように構成されている。また４０４ｆは
入力データ到着監視部である。
４ｂ、分岐データ伝送路４０４ｃは第８図の非同期自走
式のシフトレジスタからなり、空きバッファ監視部４０
４ｅは第１図のように構成されている。また４０４ｆは
入力データ到着監視部である。
なお、以上の分岐部の説明においては、分岐条件を分岐
データ伝送路４０４Ｃを空きバッファ監視部４０４ｅに
よって監視し、空きのあることによって分岐するように
述べたが、分岐条件として入力データに応じて、選択的
に分岐するような条件をつけ加えると、更に高度な分岐
部を構成することができる。
データ伝送路４０４Ｃを空きバッファ監視部４０４ｅに
よって監視し、空きのあることによって分岐するように
述べたが、分岐条件として入力データに応じて、選択的
に分岐するような条件をつけ加えると、更に高度な分岐
部を構成することができる。
また第７図の合流部によれば、合流制御部４０１ｅは通
常は入力データ伝送路４０１ａから出力されるデータ姻
→畳を出力データ伝送路４０１ｂに与えるが、空きバッ
ファ監視部４０１ｄが入力データ伝送路４０１ａおよび
出力データ伝送路４０１ｂの両方に空きバッファのある
ことを検出すると、合流制御部４０１ｅは合流データ伝
送路４０１ｃ上のデータを出力データー伝送路４０１ｂ
に与える。このように入力データ伝送路４０１ａおよび
出力データ伝送路４０１ｂの両方に空きバッファがある
ことを検出するのは合流制御部４０１ｅにおいてデータ
入刃先を入力データ４０１ａから合流データ伝送路４０
１ｃに切り替える動作が完了する以前に入力データ伝送
路４０１ａ上のデータが合流制御部４０１８に到着する
のを防止するためと、出力データ伝送路４０１ｂにおい
て合流データを格納するためのバッファを確保するため
である。なお入力データ伝送路４０１ａ、出力データ伝
送路４０ ｌ ｂ、合流データ伝送路４０１Ｃは第８図
の非同期自走式のシフトレジスタからなり、空きバッフ
ァ監視部４０１ｂは第１図のように構成されている。ま
た４０１ｆは合流データ到着監視部である。
常は入力データ伝送路４０１ａから出力されるデータ姻
→畳を出力データ伝送路４０１ｂに与えるが、空きバッ
ファ監視部４０１ｄが入力データ伝送路４０１ａおよび
出力データ伝送路４０１ｂの両方に空きバッファのある
ことを検出すると、合流制御部４０１ｅは合流データ伝
送路４０１ｃ上のデータを出力データー伝送路４０１ｂ
に与える。このように入力データ伝送路４０１ａおよび
出力データ伝送路４０１ｂの両方に空きバッファがある
ことを検出するのは合流制御部４０１ｅにおいてデータ
入刃先を入力データ４０１ａから合流データ伝送路４０
１ｃに切り替える動作が完了する以前に入力データ伝送
路４０１ａ上のデータが合流制御部４０１８に到着する
のを防止するためと、出力データ伝送路４０１ｂにおい
て合流データを格納するためのバッファを確保するため
である。なお入力データ伝送路４０１ａ、出力データ伝
送路４０ ｌ ｂ、合流データ伝送路４０１Ｃは第８図
の非同期自走式のシフトレジスタからなり、空きバッフ
ァ監視部４０１ｂは第１図のように構成されている。ま
た４０１ｆは合流データ到着監視部である。
なお、上記実施例ではＭＯ５回路により構成されたもの
について示したが、第２図および第３図に示すようバイ
ポーラ論理ゲートにより構成してもよく、上記実施例と
同様の効果を奏する。なお第２図、第３図において、２
３０〜２３４，２４０〜２４９はオーブンコレクタタイ
プのインバータ、１３０〜１４０はＣ素子である。但し
、第１図のＣ素子は第４図Ｔａ）〜（ｄ）のいずれのＣ
素子を用いてもよく、また第２図のＣ素子は第４図（ｄ
）のものを用いるのが望ましく、また第３図のＣ素子は
第４図（ｂ）のものを用いるのが望ましい。
について示したが、第２図および第３図に示すようバイ
ポーラ論理ゲートにより構成してもよく、上記実施例と
同様の効果を奏する。なお第２図、第３図において、２
３０〜２３４，２４０〜２４９はオーブンコレクタタイ
プのインバータ、１３０〜１４０はＣ素子である。但し
、第１図のＣ素子は第４図Ｔａ）〜（ｄ）のいずれのＣ
素子を用いてもよく、また第２図のＣ素子は第４図（ｄ
）のものを用いるのが望ましく、また第３図のＣ素子は
第４図（ｂ）のものを用いるのが望ましい。
この第４図において、３００，３０１．３０４はＰチャ
ネルＭＯ３トランジスタ、３０２，３０３．３０５はＮ
チャネルＭＯ３トランジスタ、３１０．３２０〜３２２
は２人力ＮＡＮＤゲート、３１１．３１２は負論理の２
人力ＮＯＲゲート、３２３は負論理の３人力ＮＯＲゲー
ト、３２４はインバータである。
ネルＭＯ３トランジスタ、３０２，３０３．３０５はＮ
チャネルＭＯ３トランジスタ、３１０．３２０〜３２２
は２人力ＮＡＮＤゲート、３１１．３１２は負論理の２
人力ＮＯＲゲート、３２３は負論理の３人力ＮＯＲゲー
ト、３２４はインバータである。
また上記実施例では非同期システム間でデータ伝送を行
う場合について説明したが、本発明は同期システム間で
データ伝送を行う場合についても同様に適用でき、この
場合はＣ素子を同期型制御回路とすればよい。
う場合について説明したが、本発明は同期システム間で
データ伝送を行う場合についても同様に適用でき、この
場合はＣ素子を同期型制御回路とすればよい。
以上のように、本発明に係るデータ伝送回路によれば、
非同期シフトレジスタの各段の転送制鍍パルスによりそ
の空き状態を検出するようにした状態の検出が可能とな
る効果がある。
非同期シフトレジスタの各段の転送制鍍パルスによりそ
の空き状態を検出するようにした状態の検出が可能とな
る効果がある。
第１図は本発明の一実施例によるデータ伝送回路を示す
図、第２図および第３図は本発明の他の実施例によるデ
ータ伝送回路を示す図、第４図は第１図ないし第３図の
Ｃ素子の回路例を示す図、第５図はデータ駆動方式プロ
セッサの構成例を示す図、第６図および第７図は第５図
の分岐部および合流部のより具体的な構成を示す図、第
８図は従来のデータ伝送路を示す図である。 図において、１００は非同期自走式シフトレジスタ、１
１０〜１１４は並列データバッファ（データ記憶手段）
、１２０〜１２４．１３０〜１４ＯはＣ素子（転送制御
手段）、２００は空き検知回路、２１０〜２１４はＮチ
ャネルＭＯ３トランジスタ、２２０はプルアンプ用抵抗
、２３０〜２３４．２４０〜２４９はオープンコレクタ
タイプのインバータである。
図、第２図および第３図は本発明の他の実施例によるデ
ータ伝送回路を示す図、第４図は第１図ないし第３図の
Ｃ素子の回路例を示す図、第５図はデータ駆動方式プロ
セッサの構成例を示す図、第６図および第７図は第５図
の分岐部および合流部のより具体的な構成を示す図、第
８図は従来のデータ伝送路を示す図である。 図において、１００は非同期自走式シフトレジスタ、１
１０〜１１４は並列データバッファ（データ記憶手段）
、１２０〜１２４．１３０〜１４ＯはＣ素子（転送制御
手段）、２００は空き検知回路、２１０〜２１４はＮチ
ャネルＭＯ３トランジスタ、２２０はプルアンプ用抵抗
、２３０〜２３４．２４０〜２４９はオープンコレクタ
タイプのインバータである。
Claims (4)
- （１）複数のデータ記憶手段及び隣接段の転送制御手段
からの制御信号に応じて自段のデータ記憶手段を制御す
る各段の転送制御手段からなるシフトレジスタを用いて
構成されてなるデータ伝送回路において、上記データ記
憶手段の１段以上の所定の段にわたって発生したデータ
の非占有状態を検知する空き検知手段を備えたことを特
徴とするデータ伝送回路。 - （２）上記転送制御手段は単数の一致素子からなり、上
記空き検知手段は上記シフトレジスタの所定の段の各々
に設けられ各一致素子からの制御信号が入力されるＭＯ
Ｓトランジスタの一端をワイヤードオア接続してなるも
のであることを特徴とする特許請求の範囲第１項記載の
データ伝送回路。 - （３）上記転送制御手段は単数の一致素子からなり、上
記空き検知手段は上記シフトレジスタの所定の段の各々
に設けられ、各一致素子からの制御信号が入力されるオ
ープンコレクタタイプのインバータの出力をワイヤード
オア接続してなるものであることを特徴とする特許請求
の範囲第１項記載のデータ伝送回路。 - （４）上記転送制御手段は直列接続された２個の一致素
子からなり、上記空き検知手段は、上記シフトレジスタ
の所定の段の各々に２個ずつ設けられた各一致素子から
の制御信号が入力されるオープンコレクタタイプのイン
バータの出力をワイヤードオア接続してなるものである
ことを特徴とする特許請求の範囲第１項記載のデータ伝
送回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148596A JPS629598A (ja) | 1985-07-05 | 1985-07-05 | デ−タ伝送回路 |
| US06/830,750 US4881196A (en) | 1985-02-19 | 1986-02-19 | Data transmission line branching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148596A JPS629598A (ja) | 1985-07-05 | 1985-07-05 | デ−タ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629598A true JPS629598A (ja) | 1987-01-17 |
| JPH0424742B2 JPH0424742B2 (ja) | 1992-04-27 |
Family
ID=15456290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148596A Granted JPS629598A (ja) | 1985-02-19 | 1985-07-05 | デ−タ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629598A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
| JPS5936390A (ja) * | 1982-08-24 | 1984-02-28 | Nippon Telegr & Teleph Corp <Ntt> | レジスタ回路 |
-
1985
- 1985-07-05 JP JP60148596A patent/JPS629598A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
| JPS5936390A (ja) * | 1982-08-24 | 1984-02-28 | Nippon Telegr & Teleph Corp <Ntt> | レジスタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424742B2 (ja) | 1992-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |