JPH0424743B2 - - Google Patents
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- Publication number
- JPH0424743B2 JPH0424743B2 JP60148597A JP14859785A JPH0424743B2 JP H0424743 B2 JPH0424743 B2 JP H0424743B2 JP 60148597 A JP60148597 A JP 60148597A JP 14859785 A JP14859785 A JP 14859785A JP H0424743 B2 JPH0424743 B2 JP H0424743B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- data transmission
- shift register
- stage
- transfer control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
〔産業上の利用分野〕
この発明は、非同期自走式シフトレジスタから
なるデータ伝送回路に関し、特にそのシフトレジ
スタにデータが流れているか否かを検知する手段
に関するものである。 〔従来の技術〕 一般に非同期自走式のシフトレジスタはデータ
のプツシユインとポツプアウトとを独立的かつ同
時的に行なうことができ、さらにプツシユインさ
れたデータが次段のシフトレジスタが空いている
ことを条件としてシフトクロツクを用いずに自動
的に出力方向へシフトされていくものであり、例
えば第７図に示すように並列データバツフア（デ
ータ記憶手段）１１０〜１１４と隣接段の転送制
御回路からの転送制御信号に応じて自段の並列デ
ータバツフアを制御する各段の転送制御回路とか
ら構成されており、この転送制御回路には一致素
子（Coincidence Element；以下Ｃ素子と称す）
と呼ばれる理論回路１２０〜１２４が用いられ、
そのＣ（一致）出力が転送制御パルスとして用い
られている。 なおこの例では非同期自走式シフトレジスタ１
００のデータは複数ワードからなるパケツトの形
態をとつており、各ワードはデータ部とは別に
BOP（Beginning of Packet）、EOP（End of
Packet）の２ビツトの制御ビツトを持ち、先頭
ワードのBOPが１、末尾ワードのEOPが１であ
り、その他の場合はBOP，EOPともに０である
ものとする。 またＣ素子は下記の理論値表に示すように、そ
の２入力Ｘ，Ｙが一致した時その入力レベルと同
レベルのＣ出力を出力し、そうでないときは前の
出力レベルを保持（HOLD）するものである。 このような非同期自走式のシフトレジスタはデ
ータのバツフア機能を有し非同期システム間の接
続に用いることができるものである。
なるデータ伝送回路に関し、特にそのシフトレジ
スタにデータが流れているか否かを検知する手段
に関するものである。 〔従来の技術〕 一般に非同期自走式のシフトレジスタはデータ
のプツシユインとポツプアウトとを独立的かつ同
時的に行なうことができ、さらにプツシユインさ
れたデータが次段のシフトレジスタが空いている
ことを条件としてシフトクロツクを用いずに自動
的に出力方向へシフトされていくものであり、例
えば第７図に示すように並列データバツフア（デ
ータ記憶手段）１１０〜１１４と隣接段の転送制
御回路からの転送制御信号に応じて自段の並列デ
ータバツフアを制御する各段の転送制御回路とか
ら構成されており、この転送制御回路には一致素
子（Coincidence Element；以下Ｃ素子と称す）
と呼ばれる理論回路１２０〜１２４が用いられ、
そのＣ（一致）出力が転送制御パルスとして用い
られている。 なおこの例では非同期自走式シフトレジスタ１
００のデータは複数ワードからなるパケツトの形
態をとつており、各ワードはデータ部とは別に
BOP（Beginning of Packet）、EOP（End of
Packet）の２ビツトの制御ビツトを持ち、先頭
ワードのBOPが１、末尾ワードのEOPが１であ
り、その他の場合はBOP，EOPともに０である
ものとする。 またＣ素子は下記の理論値表に示すように、そ
の２入力Ｘ，Ｙが一致した時その入力レベルと同
レベルのＣ出力を出力し、そうでないときは前の
出力レベルを保持（HOLD）するものである。 このような非同期自走式のシフトレジスタはデ
ータのバツフア機能を有し非同期システム間の接
続に用いることができるものである。
このような非同期自走式のシフトレジスタを用
いて構成されたデータ伝送回路において、その特
定の段についてのみデータの占有、非占有を検出
することは従来より行なわれているが、このよう
なデータ伝送回路で複数ワードからなるパケツト
を他のデータ伝送回路に分岐、合流させるような
場合、単に一段のみのデータの占有検出では、こ
うした分岐、合流を円滑、高速に行なうには不十
分であつた。 この発明は、上記のような従来のものの欠点を
解消するためになされたもので、非同期自走式の
シフトレジスタにおいてデータの詰まり、即ちデ
ータの滞留（静止状態）を検出することができる
データ伝送回路を提供することを目的としてい
る。 〔問題点を解決するための手段〕 この発明に係るデータ伝送回路は、非同期自走
式シフトレジスタのデータ滞留を検出する詰まり
検知手段を設けたものである。 〔作用〕 この発明においては、詰まり検知手段が非同期
自走式シフトレジスタの所定の段数にわたつて発
明したデータの占有状態を検出するから、データ
が滞留しているか否かが判明する。 〔実施例〕 以下、この発明の一実施例を図について説明す
る。 第１図は、本発明の一実施例によるデータ伝送
回路を示し、図において、第７図と同一符号は同
一のものを示す。２００は非同期自走式シフトレ
ジスタ１００の３段にわたつて発生したデータの
滞留（静止状態）を検出する詰まり検知回路であ
り、これは非同期自走式シフトレジスタ１００の
Ｃ素子１２０〜１２２からの転送制御信号が入力
されるオープンコレクタタイプの非反転バツフア
ドライバ２１０〜２１２の出力をワイヤードオア
接続してなるものである。なお２２０はプルアツ
プ用抵抗である。 次に動作について説明する。Ｃ素子はそのＣ出
力が１の時に当該段の並列データバツフアにデー
タが占有されている状態を示しており、少なくと
も１つ以上のＣ出力が０であれば、当該段の前段
からデータがシフトされ、データの詰まり（滞
留）は生じない。 しかるに全ての並列データバツフア１１０〜１
１２にデータが占有されており、データの詰まり
が生じている場合は全てのＣ素子１２０〜１２２
のＣ出力が１となり、非反転バツフアドライバ２
１０〜２１２の出力が全て１となるので、本詰ま
り検知回路２００の検知信号BRPACKが１とな
り、当該３段にわたつてデータの滞留が生じてい
ることがわかる。 以上のように構成された本実施例は例えば第４
図に示すようなデータ駆動方式プロセツサに用い
てその演算処理の高速化を達成することができる
ものである。 即ち、第４図において、外部系からインタフエ
イス４００を介して流入するデータパケツトはネ
ツトワーク要素４０３〜４０６の間を巡回しなが
ら処理要素４０７〜４０９間で負荷分散処理され
た後、ネツトワーク要素４０１及び４０２によつ
て処理結果が収集されてインタフエイス４００を
介して再び外部系へ送出されるが、ここでその分
岐部及び合流部を第５図及び第６図のように構成
することによりその分岐、合流を円滑に行なうこ
とができ、ひいてはデータ駆動方式プロセツサの
スループツトを向上できるものである。 即ち第５図の分岐部によればバツフア詰まり監
視部４０４ｅが分岐データ伝送路４０４ｃのデー
タの滞留を常時監視しており、データの滞留が解
消した時にはその旨を分岐制御部４０４ｄに伝え
る。分岐制御部４０４ｄは通常は入力データ伝送
路４０４ａに入力されたデータを出力データ伝送
路４０４ｂに与えるが、分岐データ伝送路４０４
ｃのデータの詰まりが解消したことをバツフア詰
まり監視部４０１ｅが検出すると、入力データ伝
送路４０４ａ上のデータを分岐データ伝送路４０
４ｃに与えるように制御する。このように分岐デ
ータ伝送路のデータの詰まりが解消したことが分
かると、直ちにデータが分岐されるので、データ
の分岐が円滑、高速に行なわれ、余裕の生じた処
理要素にデータを分岐させることができ、データ
駆動方式のプロセツサにおける負荷分散を容易に
行なうことができる。 なお入力データ伝送路４０４ａ、出力データ伝
送路４０４ｂ、分岐データ伝送路４０４ｃは第７
図の非同期自走式のシフトレジスタからなり、バ
ツフア詰まり監視部４０４ｅは第１図のように構
成されている。また４０４ｆは入力データ到着監
視部である。 なお以上の分岐部の説明においては、分岐条件
を分岐データ伝送路４０４ｃをバツフア詰まり監
視部４０４ｅによつて監視し、データの滞留のな
いことによつて分岐するように述べたが、分岐条
件として入力データに応じて選択的に分岐するよ
うな条件をつけ加えると、さらに高度な分岐部を
構成することができる。 また第６図の合流部によれば、合流制御部４０
１ｅは通常は入力データ伝送路４０１ａから出力
されるデータを出力データ伝送路４０１ｂに与
え、また合流データ到着監視部４０１ｆが合流デ
ータ伝送路４０１ｃにデータが到着したことを検
出すると合流制御部４０１ｅは合流データ伝送路
４０１ｃのデータを出力データ伝送路４０１ｂに
与えるように制御する。但し、バツフア詰まり監
視部４０１ｄにより入力データ伝送路４０１ａ及
び出力データ伝送路４０１ｂのデータの滞留が検
出されたときはこうした合流は行なわれないもの
である。 このように、入力データ伝送路及び出力データ
伝送路にデータが流れていると直ちにデータが合
流されるので、データ駆動方式プロセツサにおけ
るデータの合流を円滑、高速に行なうことができ
る。なお入力データ伝送路４０１ａ、出力データ
伝送路４０１ｂ、合流データ伝送路４０１ｃが第
７図の非同期自走式シフトレジスタからなり、バ
ツフア詰まり監視部４０１ｄは第１図のように構
成されている。 なお、上記実施例では並列データバツフア１段
当たりＣ素子が１個のものについて説明したが、
第２図に示すように並列データバツフア１段当た
りＣ素子が２個ずつある構成としてもよく、上記
実施例と同様の効果を奏する。なお第２図におい
て、１４０〜１５１はオープンコレクタタイプの
インバータ、１３０〜１３６はＣ素子、１６０は
２入力NORゲートであり、この場合Ｃ素子１３
０，１３２，１３４のＣ出力が、１，１３１，１
３３，１３５のＣ出力が０となつたとき、または
Ｃ素子１３１，１３３，１３５のＣ出力が１，１
３０，１３２，１３４のＣ出力が０のときに詰ま
り検知信号BRPACKが１となるものである。但
し第１図のＣ素子は第３図のｂのものを用いるの
が望ましく、また第２図のＣ素子は第３図ａのも
のを用いるのが望ましいが、第３図ｃのものを用
いて構成してもよい。この第３図において、３０
０，３２０〜３２２は２入力のNANDゲート、
３０１，３０２は２入力のNORゲート、３２３
は負論理の３入力NORゲート、３２４はインバ
ータである。 また上記実施例では非同期システム間でデータ
伝送を行なう場合について説明したが、本発明は
同期システム間でデータ伝送を行なう場合につい
ても同様に適用でき、この場合はＣ素子を同期型
制御回路とすればよい。 〔発明の効果〕 以上のように、本発明に係るデータ伝送回路に
よれば、非同期シフトレジスタの各段の占有、非
占有を検出してデータの滞留を検出するようにし
たので、従来知ることのできなかつた、非同期シ
フトレジスタのデータの詰まりを極めて容易に検
出できる効果がある。
いて構成されたデータ伝送回路において、その特
定の段についてのみデータの占有、非占有を検出
することは従来より行なわれているが、このよう
なデータ伝送回路で複数ワードからなるパケツト
を他のデータ伝送回路に分岐、合流させるような
場合、単に一段のみのデータの占有検出では、こ
うした分岐、合流を円滑、高速に行なうには不十
分であつた。 この発明は、上記のような従来のものの欠点を
解消するためになされたもので、非同期自走式の
シフトレジスタにおいてデータの詰まり、即ちデ
ータの滞留（静止状態）を検出することができる
データ伝送回路を提供することを目的としてい
る。 〔問題点を解決するための手段〕 この発明に係るデータ伝送回路は、非同期自走
式シフトレジスタのデータ滞留を検出する詰まり
検知手段を設けたものである。 〔作用〕 この発明においては、詰まり検知手段が非同期
自走式シフトレジスタの所定の段数にわたつて発
明したデータの占有状態を検出するから、データ
が滞留しているか否かが判明する。 〔実施例〕 以下、この発明の一実施例を図について説明す
る。 第１図は、本発明の一実施例によるデータ伝送
回路を示し、図において、第７図と同一符号は同
一のものを示す。２００は非同期自走式シフトレ
ジスタ１００の３段にわたつて発生したデータの
滞留（静止状態）を検出する詰まり検知回路であ
り、これは非同期自走式シフトレジスタ１００の
Ｃ素子１２０〜１２２からの転送制御信号が入力
されるオープンコレクタタイプの非反転バツフア
ドライバ２１０〜２１２の出力をワイヤードオア
接続してなるものである。なお２２０はプルアツ
プ用抵抗である。 次に動作について説明する。Ｃ素子はそのＣ出
力が１の時に当該段の並列データバツフアにデー
タが占有されている状態を示しており、少なくと
も１つ以上のＣ出力が０であれば、当該段の前段
からデータがシフトされ、データの詰まり（滞
留）は生じない。 しかるに全ての並列データバツフア１１０〜１
１２にデータが占有されており、データの詰まり
が生じている場合は全てのＣ素子１２０〜１２２
のＣ出力が１となり、非反転バツフアドライバ２
１０〜２１２の出力が全て１となるので、本詰ま
り検知回路２００の検知信号BRPACKが１とな
り、当該３段にわたつてデータの滞留が生じてい
ることがわかる。 以上のように構成された本実施例は例えば第４
図に示すようなデータ駆動方式プロセツサに用い
てその演算処理の高速化を達成することができる
ものである。 即ち、第４図において、外部系からインタフエ
イス４００を介して流入するデータパケツトはネ
ツトワーク要素４０３〜４０６の間を巡回しなが
ら処理要素４０７〜４０９間で負荷分散処理され
た後、ネツトワーク要素４０１及び４０２によつ
て処理結果が収集されてインタフエイス４００を
介して再び外部系へ送出されるが、ここでその分
岐部及び合流部を第５図及び第６図のように構成
することによりその分岐、合流を円滑に行なうこ
とができ、ひいてはデータ駆動方式プロセツサの
スループツトを向上できるものである。 即ち第５図の分岐部によればバツフア詰まり監
視部４０４ｅが分岐データ伝送路４０４ｃのデー
タの滞留を常時監視しており、データの滞留が解
消した時にはその旨を分岐制御部４０４ｄに伝え
る。分岐制御部４０４ｄは通常は入力データ伝送
路４０４ａに入力されたデータを出力データ伝送
路４０４ｂに与えるが、分岐データ伝送路４０４
ｃのデータの詰まりが解消したことをバツフア詰
まり監視部４０１ｅが検出すると、入力データ伝
送路４０４ａ上のデータを分岐データ伝送路４０
４ｃに与えるように制御する。このように分岐デ
ータ伝送路のデータの詰まりが解消したことが分
かると、直ちにデータが分岐されるので、データ
の分岐が円滑、高速に行なわれ、余裕の生じた処
理要素にデータを分岐させることができ、データ
駆動方式のプロセツサにおける負荷分散を容易に
行なうことができる。 なお入力データ伝送路４０４ａ、出力データ伝
送路４０４ｂ、分岐データ伝送路４０４ｃは第７
図の非同期自走式のシフトレジスタからなり、バ
ツフア詰まり監視部４０４ｅは第１図のように構
成されている。また４０４ｆは入力データ到着監
視部である。 なお以上の分岐部の説明においては、分岐条件
を分岐データ伝送路４０４ｃをバツフア詰まり監
視部４０４ｅによつて監視し、データの滞留のな
いことによつて分岐するように述べたが、分岐条
件として入力データに応じて選択的に分岐するよ
うな条件をつけ加えると、さらに高度な分岐部を
構成することができる。 また第６図の合流部によれば、合流制御部４０
１ｅは通常は入力データ伝送路４０１ａから出力
されるデータを出力データ伝送路４０１ｂに与
え、また合流データ到着監視部４０１ｆが合流デ
ータ伝送路４０１ｃにデータが到着したことを検
出すると合流制御部４０１ｅは合流データ伝送路
４０１ｃのデータを出力データ伝送路４０１ｂに
与えるように制御する。但し、バツフア詰まり監
視部４０１ｄにより入力データ伝送路４０１ａ及
び出力データ伝送路４０１ｂのデータの滞留が検
出されたときはこうした合流は行なわれないもの
である。 このように、入力データ伝送路及び出力データ
伝送路にデータが流れていると直ちにデータが合
流されるので、データ駆動方式プロセツサにおけ
るデータの合流を円滑、高速に行なうことができ
る。なお入力データ伝送路４０１ａ、出力データ
伝送路４０１ｂ、合流データ伝送路４０１ｃが第
７図の非同期自走式シフトレジスタからなり、バ
ツフア詰まり監視部４０１ｄは第１図のように構
成されている。 なお、上記実施例では並列データバツフア１段
当たりＣ素子が１個のものについて説明したが、
第２図に示すように並列データバツフア１段当た
りＣ素子が２個ずつある構成としてもよく、上記
実施例と同様の効果を奏する。なお第２図におい
て、１４０〜１５１はオープンコレクタタイプの
インバータ、１３０〜１３６はＣ素子、１６０は
２入力NORゲートであり、この場合Ｃ素子１３
０，１３２，１３４のＣ出力が、１，１３１，１
３３，１３５のＣ出力が０となつたとき、または
Ｃ素子１３１，１３３，１３５のＣ出力が１，１
３０，１３２，１３４のＣ出力が０のときに詰ま
り検知信号BRPACKが１となるものである。但
し第１図のＣ素子は第３図のｂのものを用いるの
が望ましく、また第２図のＣ素子は第３図ａのも
のを用いるのが望ましいが、第３図ｃのものを用
いて構成してもよい。この第３図において、３０
０，３２０〜３２２は２入力のNANDゲート、
３０１，３０２は２入力のNORゲート、３２３
は負論理の３入力NORゲート、３２４はインバ
ータである。 また上記実施例では非同期システム間でデータ
伝送を行なう場合について説明したが、本発明は
同期システム間でデータ伝送を行なう場合につい
ても同様に適用でき、この場合はＣ素子を同期型
制御回路とすればよい。 〔発明の効果〕 以上のように、本発明に係るデータ伝送回路に
よれば、非同期シフトレジスタの各段の占有、非
占有を検出してデータの滞留を検出するようにし
たので、従来知ることのできなかつた、非同期シ
フトレジスタのデータの詰まりを極めて容易に検
出できる効果がある。
第１図は本発明の一実施例によるデータ伝送回
路を示す図、第２図は本発明の他の実施例を示す
図、第３図は第１図及び第２図のＣ素子の回路例
を示す図、第４図はデータ駆動方式プロセツサの
構成を示す図、第５図及び第６図は第４図の分岐
部及び合流部の構成を示す図、第７図は従来のデ
ータ伝送路を示す図である。 図において、１００は非同期自走式シフトレジ
スタ、１１０〜１１２は並列データバツフア（デ
ータ記憶手段）、１２０〜１２２，１３０〜１３
６はＣ素子（転送制御手段）、２００は詰まり検
知回路、２１０〜２１２はオープンコレクタタイ
プの非反転バツフアドライバ、１４０〜１４１は
オープンコレクタタイプのインバータ、１６０は
２入力NORゲート、２２０〜２２２はプルアツ
プ用抵抗である。
路を示す図、第２図は本発明の他の実施例を示す
図、第３図は第１図及び第２図のＣ素子の回路例
を示す図、第４図はデータ駆動方式プロセツサの
構成を示す図、第５図及び第６図は第４図の分岐
部及び合流部の構成を示す図、第７図は従来のデ
ータ伝送路を示す図である。 図において、１００は非同期自走式シフトレジ
スタ、１１０〜１１２は並列データバツフア（デ
ータ記憶手段）、１２０〜１２２，１３０〜１３
６はＣ素子（転送制御手段）、２００は詰まり検
知回路、２１０〜２１２はオープンコレクタタイ
プの非反転バツフアドライバ、１４０〜１４１は
オープンコレクタタイプのインバータ、１６０は
２入力NORゲート、２２０〜２２２はプルアツ
プ用抵抗である。
Claims (1)
- 【特許請求の範囲】 １ 複数のデータ記憶手段及び隣接段の転送制御
手段からの制御信号に応じて自段のデータ記憶手
段を制御する各段の転送制御手段からなるシフト
レジスタを用いて構成されてなるデータ伝送回路
において、 上記転送制御手段は電源とア−ス間にそれぞれ
２個ずつ直列接続された反対導電型のMOSトラ
ンジスタおよび該MOSトランジスタの出力に接
続されたCMOSインバータからなる一致素子か
らなるものであり、 上記シフトレジスタの所要の段に各々設けら
れ、上記一致素子からの制御信号が入力されるオ
ープンコレクタタイプの非反転インバータの出力
をワイヤードオア接続してなり、上記データ記憶
手段の１段以上の所定の段にわたつて発生したデ
ータまたはデータパケツトの静止状態を検知する
詰まり検知手段を備えたことを特徴とするデータ
伝送回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148597A JPS629599A (ja) | 1985-07-05 | 1985-07-05 | デ−タ伝送回路 |
| US06/830,750 US4881196A (en) | 1985-02-19 | 1986-02-19 | Data transmission line branching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148597A JPS629599A (ja) | 1985-07-05 | 1985-07-05 | デ−タ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629599A JPS629599A (ja) | 1987-01-17 |
| JPH0424743B2 true JPH0424743B2 (ja) | 1992-04-27 |
Family
ID=15456314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148597A Granted JPS629599A (ja) | 1985-02-19 | 1985-07-05 | デ−タ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629599A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4605338B2 (ja) * | 2003-05-28 | 2011-01-05 | セイコーエプソン株式会社 | マトリクス装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
| JPS5936390A (ja) * | 1982-08-24 | 1984-02-28 | Nippon Telegr & Teleph Corp <Ntt> | レジスタ回路 |
-
1985
- 1985-07-05 JP JP60148597A patent/JPS629599A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629599A (ja) | 1987-01-17 |
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