JPS629599A - デ−タ伝送回路 - Google Patents
デ−タ伝送回路Info
- Publication number
- JPS629599A JPS629599A JP60148597A JP14859785A JPS629599A JP S629599 A JPS629599 A JP S629599A JP 60148597 A JP60148597 A JP 60148597A JP 14859785 A JP14859785 A JP 14859785A JP S629599 A JPS629599 A JP S629599A
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- JP
- Japan
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- data
- data transmission
- output
- stage
- shift register
- Prior art date
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- Multi Processors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、非同期自走式シフトレジスタからなるデー
タ伝送回路に関し、特にそのシフトレジスタにデータが
流れているか否かを検知する手段に関するものである。
タ伝送回路に関し、特にそのシフトレジスタにデータが
流れているか否かを検知する手段に関するものである。
−ａに非同期自走式のシフトレジスタはデータのブツシ
ュインとポツプアウトとを独立的かつ同時的に行なうこ
とができ、さらにブツシュインされたデータが次段のシ
フトレジスタが空いていることを条件としてシフトクロ
ックを用いずに自動的に出力方向ヘシフトされていくも
のであり、例えば第７図に示すように並列データバッフ
ァ（データ記憶手段）１１０〜１１４と隣接段の転送制
御回路からの転送制御信号に応じて自段の並列データバ
ッファを制御する各段の転送制御回路とから構成されて
おり、どの転送制御回路には一致素子（Ｃｏ１ｎｃｉｄ
ｅｎｃｅ Ｅｌｅｍｅｎｔ ；以下Ｃ素子と称す）と呼
ばれる論理回路１２０〜１２４が用いられ、そのＣ（一
致）出力が転送制御パルスとして用いられている。
ュインとポツプアウトとを独立的かつ同時的に行なうこ
とができ、さらにブツシュインされたデータが次段のシ
フトレジスタが空いていることを条件としてシフトクロ
ックを用いずに自動的に出力方向ヘシフトされていくも
のであり、例えば第７図に示すように並列データバッフ
ァ（データ記憶手段）１１０〜１１４と隣接段の転送制
御回路からの転送制御信号に応じて自段の並列データバ
ッファを制御する各段の転送制御回路とから構成されて
おり、どの転送制御回路には一致素子（Ｃｏ１ｎｃｉｄ
ｅｎｃｅ Ｅｌｅｍｅｎｔ ；以下Ｃ素子と称す）と呼
ばれる論理回路１２０〜１２４が用いられ、そのＣ（一
致）出力が転送制御パルスとして用いられている。
なおこの例では非同期自走式シフトレジスタ１００のデ
ータは複数ワードからなるパケットの形態をとっており
、各ワードはデータ部とは別にＢＯＰ （Ｂｅｇｉｎｎ
ｉｎｇ ｏｆ Ｐａｃｋｅｔ ）＋ ＥＯＰ （Ｅｎ
ｄｏｆ Ｐａｃｋｅｔ ）の２ビツトの制御ビットを持
ち、先頭ワードのＢＯＰが１．末尾ワードのＥＯＰが１
であり、その他の場合はＢＯＰ、ＥＯＰともに０である
ものとする。
ータは複数ワードからなるパケットの形態をとっており
、各ワードはデータ部とは別にＢＯＰ （Ｂｅｇｉｎｎ
ｉｎｇ ｏｆ Ｐａｃｋｅｔ ）＋ ＥＯＰ （Ｅｎ
ｄｏｆ Ｐａｃｋｅｔ ）の２ビツトの制御ビットを持
ち、先頭ワードのＢＯＰが１．末尾ワードのＥＯＰが１
であり、その他の場合はＢＯＰ、ＥＯＰともに０である
ものとする。
またＣ素子は下記の論理値表に示すように、その２人力
Ｘ、Ｙが一致した時その入力レベルと同レベルのＣ出力
を出力し、そうでないときは前の出力レベルを保持（Ｈ
ＯＬＤ）するものである。
Ｘ、Ｙが一致した時その入力レベルと同レベルのＣ出力
を出力し、そうでないときは前の出力レベルを保持（Ｈ
ＯＬＤ）するものである。
このような非同期自走式のシフトレジスタはデータのバ
ッファ機能を有し非同期システム間の接続に用いること
ができるものである。
ッファ機能を有し非同期システム間の接続に用いること
ができるものである。
論理値表
〔発明が解決しようとする問題点〕
このような非同期自走式のシフトレジスタを用いて構成
されたデータ伝送回路において、その特定の段について
のみデータの占有、非占有を検出することは従来より行
なわれているが、このようなデータ伝送回路で複数ワー
ドからなるバケットを他のデータ伝送回路に分岐１合流
させるような場合、単に一段のみのデータの占有検出で
は、こうした分岐１合流を円滑、高速に行なうには不十
分であった。
されたデータ伝送回路において、その特定の段について
のみデータの占有、非占有を検出することは従来より行
なわれているが、このようなデータ伝送回路で複数ワー
ドからなるバケットを他のデータ伝送回路に分岐１合流
させるような場合、単に一段のみのデータの占有検出で
は、こうした分岐１合流を円滑、高速に行なうには不十
分であった。
この発明は、上記のような従来のものの欠点を解消する
ためになされたもので、非同期自走式のシフトレジスタ
においてデータの詰まり、即ちデータの滞留（静止状態
）を検出することができるデータ伝送回路を提供するこ
とを目的としている。
ためになされたもので、非同期自走式のシフトレジスタ
においてデータの詰まり、即ちデータの滞留（静止状態
）を検出することができるデータ伝送回路を提供するこ
とを目的としている。
この発明に係るデータ伝送回路は、非同期自走式シフト
レジスタのデータ滞留を検出する詰まり検知手段を設け
たものである。
レジスタのデータ滞留を検出する詰まり検知手段を設け
たものである。
この発明においては、詰まり検知手段が非同期自走式シ
フトレジスタの所定の段数にわたって発生したデータの
占有状態を検出するから、データが滞留しているか否か
が判明する。
フトレジスタの所定の段数にわたって発生したデータの
占有状態を検出するから、データが滞留しているか否か
が判明する。
以下、この発明の一実施例を図について説明する。
第１図は、本発明の一実施例によるデータ伝送回路を示
し、図において、第７図と同一符号は同一のものを示す
、２００は非同期自走式シフトレジスタ１００の３段に
わたって発生したデータの滞留（静止状態）を検出する
詰まり検知回路であり、これは非同期自走式シフトレジ
スタ１００のＣ素子１２０〜１２２からの転送制御信号
が入力されるオープンコレクタタイプの非反転インバー
抗である。
し、図において、第７図と同一符号は同一のものを示す
、２００は非同期自走式シフトレジスタ１００の３段に
わたって発生したデータの滞留（静止状態）を検出する
詰まり検知回路であり、これは非同期自走式シフトレジ
スタ１００のＣ素子１２０〜１２２からの転送制御信号
が入力されるオープンコレクタタイプの非反転インバー
抗である。
次に動作について説明する。Ｃ素子はそのＣ出力が１の
時に当該段の並列データバッファにデータが占有されて
いる状態を示しており、少なくとも１つ以上のＣ出力が
０であれば、当該段の前段からデータがシフトされ、デ
ータの詰まり （滞留）は生じない。
時に当該段の並列データバッファにデータが占有されて
いる状態を示しており、少なくとも１つ以上のＣ出力が
０であれば、当該段の前段からデータがシフトされ、デ
ータの詰まり （滞留）は生じない。
しかるに全ての並列データバッファ１１０〜１１２にデ
ータが占有されており、データの詰まりが生じている場
合は全てのＣ素子１２０〜１２２のＣ出力が１となり、
非反転インバータ２１０〜２１２の出力が全て１となる
ので、本詰まり検知回路２００の検知信号ＢＲＰＡＣＫ
が１となり、当該３段にわたってデータの滞留が生じて
いることがわかる。
ータが占有されており、データの詰まりが生じている場
合は全てのＣ素子１２０〜１２２のＣ出力が１となり、
非反転インバータ２１０〜２１２の出力が全て１となる
ので、本詰まり検知回路２００の検知信号ＢＲＰＡＣＫ
が１となり、当該３段にわたってデータの滞留が生じて
いることがわかる。
以上のように構成された本実施例は例えば第４図に示す
ようなデータ駆動方式プロセッサに用いてその演算処理
の高速化を達成することができるものである。
ようなデータ駆動方式プロセッサに用いてその演算処理
の高速化を達成することができるものである。
即ち、第４図において、外部系からインタフェイス４０
０を介して流入するデータパケットはネットワーク要素
４０３〜４０６の間を巡回しながら処理要素４０７〜４
０９間で負荷分散処理された後、ネットワーク要素４０
１及び４０２によって処理結果が収集されてインタフェ
イス４００を介して再び外部系へ送出されるが、ここで
その分岐部及び合流部を第５図及び第６図のように構成
することによりその分岐８合流を円滑に行なうことがで
き、ひいてはデータ駆動方式プロセッサのスルーブツト
を向上できるものである。
０を介して流入するデータパケットはネットワーク要素
４０３〜４０６の間を巡回しながら処理要素４０７〜４
０９間で負荷分散処理された後、ネットワーク要素４０
１及び４０２によって処理結果が収集されてインタフェ
イス４００を介して再び外部系へ送出されるが、ここで
その分岐部及び合流部を第５図及び第６図のように構成
することによりその分岐８合流を円滑に行なうことがで
き、ひいてはデータ駆動方式プロセッサのスルーブツト
を向上できるものである。
即ち第５図の分岐部によればバッファ詰まり監視部４０
４ｅが分岐データ伝送路４０４ｃのデータの滞留を・常
時監視しており、データの滞留が解消した時にはその旨
を分岐制御部４０４ｄに伝える０分岐制御部４０４ｄは
通常は入力データ伝送路４０４ａに入力されたデータを
出力データ伝送路４０４ｂに与えるが、分岐データ伝送
路４０４Ｃのデータの詰まりが解消したことをバッファ
詰まり監視部４０１ｅが検出すると、入力データ伝送路
４０４ａ上のデータを分岐データ伝送路４０４ｃに与え
るように制御する。このように分岐データ伝送路のデー
タの詰まりが解消したことが分かると、直ちにデータが
分岐されるので、データの分岐が円滑、高速に行なわれ
、余裕の生じた処理要素にデータを分岐させることがで
き、データ駆動方式のプロセッサにおける負荷分散を容
易に行なうことができる。
４ｅが分岐データ伝送路４０４ｃのデータの滞留を・常
時監視しており、データの滞留が解消した時にはその旨
を分岐制御部４０４ｄに伝える０分岐制御部４０４ｄは
通常は入力データ伝送路４０４ａに入力されたデータを
出力データ伝送路４０４ｂに与えるが、分岐データ伝送
路４０４Ｃのデータの詰まりが解消したことをバッファ
詰まり監視部４０１ｅが検出すると、入力データ伝送路
４０４ａ上のデータを分岐データ伝送路４０４ｃに与え
るように制御する。このように分岐データ伝送路のデー
タの詰まりが解消したことが分かると、直ちにデータが
分岐されるので、データの分岐が円滑、高速に行なわれ
、余裕の生じた処理要素にデータを分岐させることがで
き、データ駆動方式のプロセッサにおける負荷分散を容
易に行なうことができる。
なお入力データ伝送路４０４ａ、出力データ伝送路４０
４ ｂ、分岐データ伝送路４０４ｃは第７図の非同期自
走式のシフトレジスタからなり、バッファ詰まり監視部
４０４ｅは第１図のように構成されている。また４０４
ｆは入力データ到着監視部である。
４ ｂ、分岐データ伝送路４０４ｃは第７図の非同期自
走式のシフトレジスタからなり、バッファ詰まり監視部
４０４ｅは第１図のように構成されている。また４０４
ｆは入力データ到着監視部である。
なお以上の分岐部の説明においては、分岐条件を分岐デ
ータ伝送路４０４Ｃをバッファ詰まり監視部４０４ｅに
よって監視し、データの滞留のないことによって分岐す
るように述べたが、分岐条構酸することができる。
ータ伝送路４０４Ｃをバッファ詰まり監視部４０４ｅに
よって監視し、データの滞留のないことによって分岐す
るように述べたが、分岐条構酸することができる。
また第６図の合流部によれば、合流制御部４０１ｅは通
常は入力データ伝送路４０１ａから出力されるデータを
出力データ伝送路４０１ｂに与え、また合流データ到着
監視部４０１ｆが合流データ伝送路４０１Ｃにデータが
到着したことを検出すると合流制御部４０１ｅは合流デ
ータ伝送路４０１Ｃのデータを出力データ伝送路４０１
ｂに与えるように制御する。但し、バッファ詰まり監視
部４０１ｄにより入力データ伝送路４０１ａ及び出力デ
ータ伝送路４０１ｂのデータの滞留が検出されたときは
こうした合流は行なわれないものである。
常は入力データ伝送路４０１ａから出力されるデータを
出力データ伝送路４０１ｂに与え、また合流データ到着
監視部４０１ｆが合流データ伝送路４０１Ｃにデータが
到着したことを検出すると合流制御部４０１ｅは合流デ
ータ伝送路４０１Ｃのデータを出力データ伝送路４０１
ｂに与えるように制御する。但し、バッファ詰まり監視
部４０１ｄにより入力データ伝送路４０１ａ及び出力デ
ータ伝送路４０１ｂのデータの滞留が検出されたときは
こうした合流は行なわれないものである。
このように、入力データ伝送路及び出力データ伝送路に
データが流れていると直ちにデータが合流されるので、
データ駆動方式プロセッサにおけるデータの合流を円滑
、高速に行なうことができる。なお入力データ伝送路４
０１ ａ、出力データ伝送路４０１ｂ、合流データ伝送
路４０１ｃは第７図の非同期自走式シフトレジスタがら
なり、バッファ詰まり監視部４０１ｄは第１図のように
構成されている。
データが流れていると直ちにデータが合流されるので、
データ駆動方式プロセッサにおけるデータの合流を円滑
、高速に行なうことができる。なお入力データ伝送路４
０１ ａ、出力データ伝送路４０１ｂ、合流データ伝送
路４０１ｃは第７図の非同期自走式シフトレジスタがら
なり、バッファ詰まり監視部４０１ｄは第１図のように
構成されている。
なお、上記実施例では並列データバッフ１１段当たりＣ
素子が１個のものについて説明したが、第２図に示すよ
うに並列データバッフ１１段当たりＣ素子が２個ずつあ
る構成としてもよく、上記実施例と同様の効果を奏する
。なお第２図において、１４０〜１５１はオープンコレ
クタタイプのインバータ、１３０〜１３６はＣ素子、１
６０ ハ２人力ＮＯＲゲートであり、この場合Ｃ素子１
３Ｑ、１３２，１３４のＣ出力が１．１３１，１３３，
１３５のＣ出力がＯとなったとき、またはＣ素子１３１
，１３３，１３５のＣ出力が１．１３０．１３２．１３
４のＣ出力が０のときに詰まり検知信号ＢＲＰＡＣＫが
１となるものである。但し第１図のＣ素子は第３図の山
）のものを用いるのが望ましく、また第２図のＣ素子は
第３図（ａｌのものを用いるのが望ましいが、第３図（
０）のものを用いて構成してもよい。この第３図におい
て、３００．３２０〜３２２は２人力のＮＡＮＤゲート
、３０１．３０２は２人力（７）ＮＯＲゲート、３２３
は負論理の３人力ＮＯＲゲート、３２４はインバータで
ある。
素子が１個のものについて説明したが、第２図に示すよ
うに並列データバッフ１１段当たりＣ素子が２個ずつあ
る構成としてもよく、上記実施例と同様の効果を奏する
。なお第２図において、１４０〜１５１はオープンコレ
クタタイプのインバータ、１３０〜１３６はＣ素子、１
６０ ハ２人力ＮＯＲゲートであり、この場合Ｃ素子１
３Ｑ、１３２，１３４のＣ出力が１．１３１，１３３，
１３５のＣ出力がＯとなったとき、またはＣ素子１３１
，１３３，１３５のＣ出力が１．１３０．１３２．１３
４のＣ出力が０のときに詰まり検知信号ＢＲＰＡＣＫが
１となるものである。但し第１図のＣ素子は第３図の山
）のものを用いるのが望ましく、また第２図のＣ素子は
第３図（ａｌのものを用いるのが望ましいが、第３図（
０）のものを用いて構成してもよい。この第３図におい
て、３００．３２０〜３２２は２人力のＮＡＮＤゲート
、３０１．３０２は２人力（７）ＮＯＲゲート、３２３
は負論理の３人力ＮＯＲゲート、３２４はインバータで
ある。
また上記実施例では非同期システム間でデータ伝送を行
なう場合について説明したが、本発明は同期システム間
でデータ伝送を行なう場合についても同様に適用でき、
この場合はＣ素子を同期型制御回路とすればよい。
なう場合について説明したが、本発明は同期システム間
でデータ伝送を行なう場合についても同様に適用でき、
この場合はＣ素子を同期型制御回路とすればよい。
以上のように、本発明に係るデータ伝送回路によれば、
非同期シフトレジスタの各段の占有、非占有を検出して
データの滞留を検出するようにしたので、従来知ること
のできなかった、非同期シフトレジスタのデータの詰ま
りを極めて容易に検出できる効果がある。
非同期シフトレジスタの各段の占有、非占有を検出して
データの滞留を検出するようにしたので、従来知ること
のできなかった、非同期シフトレジスタのデータの詰ま
りを極めて容易に検出できる効果がある。
第１図は本発明の一実施例によるデータ伝送回路を示す
図、第２図は本発明の他の実施例を示す図、第３図は第
１図及び第２図のＣ素子の回路例を示す図、第４図はデ
ータ駆動方式プロセッサの構成を示す図、第５図及び第
６図は第４図の分岐部及び合流部の構成を示す図、第７
図は従来のデータ伝送路を示す図である。 図において、１００は非同期自走式シフトレジスタ、１
１０〜１１２は並列データバッファ（データ記憶手段）
、１２０〜１２′２．１３０〜１３６はＣ素子（転送制
御手段）、２００は詰まり□検知回路、２１０〜２１２
はオープンコレクタタイプの非反転インバータ、１４０
〜１４１はオープンコレクタタイプのインバータ、１６
０は２人力ＮＯＲゲート、２２０〜２２２はプルアップ
用抵抗である。
図、第２図は本発明の他の実施例を示す図、第３図は第
１図及び第２図のＣ素子の回路例を示す図、第４図はデ
ータ駆動方式プロセッサの構成を示す図、第５図及び第
６図は第４図の分岐部及び合流部の構成を示す図、第７
図は従来のデータ伝送路を示す図である。 図において、１００は非同期自走式シフトレジスタ、１
１０〜１１２は並列データバッファ（データ記憶手段）
、１２０〜１２′２．１３０〜１３６はＣ素子（転送制
御手段）、２００は詰まり□検知回路、２１０〜２１２
はオープンコレクタタイプの非反転インバータ、１４０
〜１４１はオープンコレクタタイプのインバータ、１６
０は２人力ＮＯＲゲート、２２０〜２２２はプルアップ
用抵抗である。
Claims (3)
- （１）複数のデータ記憶手段及び隣接段の転送制御手段
からの制御信号に応じて自段のデータ記憶手段を制御す
る各段の転送制御手段からなるシフトレジスタを用いて
構成されてなるデータ伝送回路において、上記データ記
憶手段の１段以上の所定の段にわたって発生したデータ
またはデータパケットの静止状態を検知する詰まり検知
手段とを備えたことを特徴とするデータ伝送回路。 - （２）上記転送制御手段は単数の一致素子からなり、上
記詰まり検知手段は上記シフトレジスタの所定の段の各
々に設けられ各一致素子からの制御信号が入力される上
記所定の段数分のオープンコレクタタイプの非反転イン
バータの出力をワイヤードオア接続してなるものである
ことを特徴とする特許請求の範囲第１項記載のデータ伝
送回路。 - （３）上記転送制御手段は直列接続された２個の一致素
子からなり、上記詰まり検知手段は上記シフトレジスタ
の所定の段の各段の１個目の一致素子の出力信号が入力
されるオープンコレクタタイプの第１のインバータのワ
イヤードオア出力と上記各段の２個目の一致素子の出力
信号が入力されるオープンコレクタタイプの第２のイン
バータのワイヤードオア出力とを論理和してなるもので
あることを特徴とする特許請求の範囲第１項のデータ伝
送回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148597A JPS629599A (ja) | 1985-07-05 | 1985-07-05 | デ−タ伝送回路 |
| US06/830,750 US4881196A (en) | 1985-02-19 | 1986-02-19 | Data transmission line branching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148597A JPS629599A (ja) | 1985-07-05 | 1985-07-05 | デ−タ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629599A true JPS629599A (ja) | 1987-01-17 |
| JPH0424743B2 JPH0424743B2 (ja) | 1992-04-27 |
Family
ID=15456314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148597A Granted JPS629599A (ja) | 1985-02-19 | 1985-07-05 | デ−タ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004354580A (ja) * | 2003-05-28 | 2004-12-16 | Seiko Epson Corp | マトリクス装置、表示装置、検出装置および電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
| JPS5936390A (ja) * | 1982-08-24 | 1984-02-28 | Nippon Telegr & Teleph Corp <Ntt> | レジスタ回路 |
-
1985
- 1985-07-05 JP JP60148597A patent/JPS629599A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
| JPS5936390A (ja) * | 1982-08-24 | 1984-02-28 | Nippon Telegr & Teleph Corp <Ntt> | レジスタ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004354580A (ja) * | 2003-05-28 | 2004-12-16 | Seiko Epson Corp | マトリクス装置、表示装置、検出装置および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424743B2 (ja) | 1992-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |