JPS6297061A - デイジタルシグナルプロセツサ - Google Patents
デイジタルシグナルプロセツサInfo
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- JPS6297061A JPS6297061A JP23883085A JP23883085A JPS6297061A JP S6297061 A JPS6297061 A JP S6297061A JP 23883085 A JP23883085 A JP 23883085A JP 23883085 A JP23883085 A JP 23883085A JP S6297061 A JPS6297061 A JP S6297061A
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- JP
- Japan
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- multiplier
- data
- digital signal
- arithmetic
- program
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/523—Multiplying only
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- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
・ ［産業上の利用分野〕
この発明は、ディジタルシグナルプロセッサ（以下、Ｄ
ＳＰと称す）に関し、特に、ディジタル信号処理を効率
良く行なうように改良されたＤＳＰに関する。
ＳＰと称す）に関し、特に、ディジタル信号処理を効率
良く行なうように改良されたＤＳＰに関する。
［従来の技術］
ＤＳＰは、ディジタル信号処理に多く存在する積和演算
を高速に行なうために開発されたゲイジタル信号処理専
用のマイクロプロセッサである。
を高速に行なうために開発されたゲイジタル信号処理専
用のマイクロプロセッサである。
第３図は従来のＤＳＰの一例を示す概略ブロック図であ
る。図において、このＤＳＰは一般のマイクロコンピュ
ータと同様、記憶部１と、制御部２と、演算部３と、デ
ータバス４とから構成される。記［Ｂｌｉ、ｔ、ＲＡＭ
１１と、ＲＯＭ１２とを含ム。ｔ＝ｎらＲＡＭ１１．Ｒ
ＯＭ１２には、演算部３で処理すべきデータおよび当該
処理に必要なデータが格納されている。なお、ＲＡＭ１
１には非固定的なデータが格納され、ＲＯＭ１２には固
定的なデータ（たとえば乗算時の定数データ等）が格納
される。これらＲＡＭＩ １．ＲＯＭ１２は、データバ
ス４と接続される。制御部２は、命令ＲＯＭ２１と、プ
ログラムカウンタ２２と、命令レジスタ２３と、命令デ
コーダ２４とを含む。命令ＲＯＭ２１には、プログラム
データが格納される。
る。図において、このＤＳＰは一般のマイクロコンピュ
ータと同様、記憶部１と、制御部２と、演算部３と、デ
ータバス４とから構成される。記［Ｂｌｉ、ｔ、ＲＡＭ
１１と、ＲＯＭ１２とを含ム。ｔ＝ｎらＲＡＭ１１．Ｒ
ＯＭ１２には、演算部３で処理すべきデータおよび当該
処理に必要なデータが格納されている。なお、ＲＡＭ１
１には非固定的なデータが格納され、ＲＯＭ１２には固
定的なデータ（たとえば乗算時の定数データ等）が格納
される。これらＲＡＭＩ １．ＲＯＭ１２は、データバ
ス４と接続される。制御部２は、命令ＲＯＭ２１と、プ
ログラムカウンタ２２と、命令レジスタ２３と、命令デ
コーダ２４とを含む。命令ＲＯＭ２１には、プログラム
データが格納される。
プログラムカウンタ２２は、ＤＳＰの基本クロック（図
示せず）に同期して命令ＲＯＭ２１からプログラムデー
タを順次読出すためのものである。
示せず）に同期して命令ＲＯＭ２１からプログラムデー
タを順次読出すためのものである。
命令レジスタ２３は、命令ＲＯＭ２１から読出されたプ
ログラムデータを一時的に記憶するものである。命令レ
ジスタ２３の出力は命令デコーダ２４に与えられる。ま
た、命令レジスタ２３の一部のビット出力はデータバス
４に与えられる。命令デコーダ２４は命令レジスタ２３
がら受取ったプログラムデータを解読して種々のマイク
ロ命令を出力するものである。このマイクロ命令は、記
憶部１．演算部３等に与えられ、それらの内部回路の動
作を制御する。
ログラムデータを一時的に記憶するものである。命令レ
ジスタ２３の出力は命令デコーダ２４に与えられる。ま
た、命令レジスタ２３の一部のビット出力はデータバス
４に与えられる。命令デコーダ２４は命令レジスタ２３
がら受取ったプログラムデータを解読して種々のマイク
ロ命令を出力するものである。このマイクロ命令は、記
憶部１．演算部３等に与えられ、それらの内部回路の動
作を制御する。
演算部３は、乗算器３１と、演算論理回路（以下、ＡＬ
Ｕと称す）３２と、アキュムレータ（以下、ＡＣＣと称
す）３３とを含む。乗算器３１の一方入力および他方入
力はデータバス４と接続される。また、乗算器３１の一
方入力はＲＡＭ１１と直接Ｍ線され、他方入力はＲＯＭ
１２と直接結線される。ＡＬＵ３２の一方入力はデータ
バス４と接続されるとともに、乗算器３１と直接結線さ
れる。ＡＬＵ３２の他方入力にはＡＣＣ３３の出力が与
えられる。ＡＬＵ３２の出力は△ＣＣ３３に与えられる
。このＡＣＣ３３はデータバス４と接続される。
Ｕと称す）３２と、アキュムレータ（以下、ＡＣＣと称
す）３３とを含む。乗算器３１の一方入力および他方入
力はデータバス４と接続される。また、乗算器３１の一
方入力はＲＡＭ１１と直接Ｍ線され、他方入力はＲＯＭ
１２と直接結線される。ＡＬＵ３２の一方入力はデータ
バス４と接続されるとともに、乗算器３１と直接結線さ
れる。ＡＬＵ３２の他方入力にはＡＣＣ３３の出力が与
えられる。ＡＬＵ３２の出力は△ＣＣ３３に与えられる
。このＡＣＣ３３はデータバス４と接続される。
上述のような構成において、乗算器３１はＲＡＭ１１か
ら読出された値とＲＯＭ１２から読出された定数とを乗
算し、ＡＬＵ３２に与える。ＡＬＵ３２は乗算器３１の
乗算結果と、ＡＣＣ３３に蓄えられているそれまでの乗
算結果の累積値とを加算し、その加算結果をＡＣＣ３３
に蓄える。このＡＣＣ３３に蓄えられた累積値は、デー
タバス４を介して出力される。
ら読出された値とＲＯＭ１２から読出された定数とを乗
算し、ＡＬＵ３２に与える。ＡＬＵ３２は乗算器３１の
乗算結果と、ＡＣＣ３３に蓄えられているそれまでの乗
算結果の累積値とを加算し、その加算結果をＡＣＣ３３
に蓄える。このＡＣＣ３３に蓄えられた累積値は、デー
タバス４を介して出力される。
以上のように、ＤＳＰは乗算処理を行なうための専用ハ
ード回路として乗算器３１を設けているので、従来のマ
イクロコンピュータのようにＡＬＬＪ３２で加算演算の
繰返しとして乗算を行なう場 、合に比べて乗算処理を
高速に行なうことができる。
ード回路として乗算器３１を設けているので、従来のマ
イクロコンピュータのようにＡＬＬＪ３２で加算演算の
繰返しとして乗算を行なう場 、合に比べて乗算処理を
高速に行なうことができる。
また、乗１５３１とＲＡＭ１１．ＲＯＭＩ ２とが直接
結線されているので、１命令で乗算器３１にデータをセ
ットすることができる。ざらに、乗算器３１とＡＬＵ３
２が直接結線されているので、１命令でＡＬＵ３２に乗
算結果をセットすることができる。このように、積和ｒ
ｓ痺のデータバスはデータバス４と完全に分離して行な
われるので、積和演算とデータ転送が同特に行なえ、積
和演算の処理を高速に行なうことができる。
結線されているので、１命令で乗算器３１にデータをセ
ットすることができる。ざらに、乗算器３１とＡＬＵ３
２が直接結線されているので、１命令でＡＬＵ３２に乗
算結果をセットすることができる。このように、積和ｒ
ｓ痺のデータバスはデータバス４と完全に分離して行な
われるので、積和演算とデータ転送が同特に行なえ、積
和演算の処理を高速に行なうことができる。
［発明が解決しようとする問題点］
上記のようなりＳＰにおいては、通常は乗算器３１の演
算速度が他の回路の処理速度に比べて最もｉｌいものと
なっている。したがって、従来のＤＳＰの処理能力は、
乗算器３１の演算速度で決定され、それ以上の処理能力
の向上が望めないという問題があった。
算速度が他の回路の処理速度に比べて最もｉｌいものと
なっている。したがって、従来のＤＳＰの処理能力は、
乗算器３１の演算速度で決定され、それ以上の処理能力
の向上が望めないという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、データのスルーブツトレートが高く高３１！
演篩の行なえるＤＳＰを提供することを目的とする。
たもので、データのスルーブツトレートが高く高３１！
演篩の行なえるＤＳＰを提供することを目的とする。
［問題点を解決するための手段］
この光間に係るＤＳＰは、演算部に設けられる乗算器を
パイプライン化したものである。
パイプライン化したものである。
［作用コ
この発明においては、乗算器がバイアライン化されるた
め、データのスルーブツトレートが向上する。
め、データのスルーブツトレートが向上する。
［実施例Ｊ
第１図はこの発明の一実施例を示す概略ブロック図であ
る。なお、この実施例は、以下の点を除いて第２図の従
来例と同様であり、相当する部分には同一の参照番号を
付し適宜その説明を省略する。図において、この実施例
の特徴は、乗算器をパイプライン構成としたことである
。すなわち、第２図の従来例の乗算器３１に代えて、パ
イプラインｆ！締器３１０が設けられる。このパイプラ
イン乗算器３１０は、第１の乗算器３１１と、パイプラ
インレジスタ３１３と、第２の乗算器３７２とがその順
番で直列接続されて構成される。第１の乗算器３１０は
、データバス４と接続されるとともに、ＲＡＭＩ １．
ＲＯＭ１２と直接結線される。第２の乗算器３１２の出
力はＡＬＵ３２の一方入力に与えられる。
る。なお、この実施例は、以下の点を除いて第２図の従
来例と同様であり、相当する部分には同一の参照番号を
付し適宜その説明を省略する。図において、この実施例
の特徴は、乗算器をパイプライン構成としたことである
。すなわち、第２図の従来例の乗算器３１に代えて、パ
イプラインｆ！締器３１０が設けられる。このパイプラ
イン乗算器３１０は、第１の乗算器３１１と、パイプラ
インレジスタ３１３と、第２の乗算器３７２とがその順
番で直列接続されて構成される。第１の乗算器３１０は
、データバス４と接続されるとともに、ＲＡＭＩ １．
ＲＯＭ１２と直接結線される。第２の乗算器３１２の出
力はＡＬＵ３２の一方入力に与えられる。
次に、上記実施例の動作を説明する。命令ＲＯＭ２１に
格納されたプログラムデータは、プログラムカウンタ２
２によって順次読出され、命令レジスタ２３に蓄えられ
る。命令デコーダ２４は命令レジスタ２３に蓄えられた
プログラムデータを読出してその内容を解読し、秒々の
マイクロ命令を出力する。このマイクロ命令は記録部１
．演篩部３等に与えられ、これらの動作を制御する。一
方、ＲＡＭＩ １．ＲＯＭＩ ２から読出されたデータ
は、データバス４を介さずに直接パイプライン乗算器３
１０に与えられる。このパイプライン乗算器３］０は、
２段のパイプライン構成となっているため、データのス
ループットレートは第２図の従来例の乗算器３１に比べ
て２倍となる。したがって、他に処理速度の遅い回路が
なければ、マシンサイクルを１／２にでき、ｉｊ［３ｓ
度の向上を図ることができる。
格納されたプログラムデータは、プログラムカウンタ２
２によって順次読出され、命令レジスタ２３に蓄えられ
る。命令デコーダ２４は命令レジスタ２３に蓄えられた
プログラムデータを読出してその内容を解読し、秒々の
マイクロ命令を出力する。このマイクロ命令は記録部１
．演篩部３等に与えられ、これらの動作を制御する。一
方、ＲＡＭＩ １．ＲＯＭＩ ２から読出されたデータ
は、データバス４を介さずに直接パイプライン乗算器３
１０に与えられる。このパイプライン乗算器３］０は、
２段のパイプライン構成となっているため、データのス
ループットレートは第２図の従来例の乗算器３１に比べ
て２倍となる。したがって、他に処理速度の遅い回路が
なければ、マシンサイクルを１／２にでき、ｉｊ［３ｓ
度の向上を図ることができる。
なお、上記実施例では、乗算器に２段のパイプライン化
を行なったが、さらに多くの段数のパイプライン化を行
なってもよい。この発明の効果を最も発揮させるために
は、他の回路ブロックの動作、たとえばＲＡＭＩＩの読
出し／書込み、ＲＯＭ１２の読出し、アドレス組ｎ等で
最も遅い処理速度の部分と同程度のスルーブツトレート
となるよう、乗算器３１０のパイプライン化の段数を決
定すればよい。
を行なったが、さらに多くの段数のパイプライン化を行
なってもよい。この発明の効果を最も発揮させるために
は、他の回路ブロックの動作、たとえばＲＡＭＩＩの読
出し／書込み、ＲＯＭ１２の読出し、アドレス組ｎ等で
最も遅い処理速度の部分と同程度のスルーブツトレート
となるよう、乗算器３１０のパイプライン化の段数を決
定すればよい。
し発明の効果］
以上のように、この発明によれば、乗算器をパイプライ
ン化したので、従来のＤＳＰに比べて乗算器のデータの
スルーブツトレートを向上でき、高速な演算を実現でき
る。
ン化したので、従来のＤＳＰに比べて乗算器のデータの
スルーブツトレートを向上でき、高速な演算を実現でき
る。
第１図はこの発明の一実施例を示す概略ブロック図であ
る。第２図は従来のＤＳＰの一例を示す概略ブロック図
である。 図において、１は記憶部、２は制御部、３は演算部、４
はデータバス、１１はＲＡ Ｍ、１２はＲＯＭ、２１は
命令ＲＯＭ、２２はプログラムカウンタ、２３は命令レ
ジスタ、２４は命令デコーダ、３２はＡＬＬ！、３３は
ＡＣＣ，３１０はパイプライン乗算器、３１１は第１の
乗算器、３１２は第２の乗算器、３１３はパイプライン
レジスタを示す。 手続補正書（自発） ２１発明の名称 ディジタＩＶＶグナｐ７０セッサ ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 住 所 東京都千代田区丸の内皿丁目２番３号５
、補正の対象 明ｍ迦の特許請求の範囲の欄１発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１） 特許請求の範囲を別紙のとおり。 （２） 明細書第４頁第６行、第７行および第８頁第３
行の１マイクロ命令」を「制御信号」に訂正する。 （３） 明細書第４頁第８行の１部１．演算部３等」を
「部１．制御部２．演算部３等」に訂正する。 （４） 明細書第５頁第１１行の「ハード回路」を「ハ
ードウェア回路」に訂正する。 〈５） 明細書第８頁第４行ないし第５行の「マイクロ
命令は記録部１．演算部３等」を「副部信号は記録部１
．制御部２．演算部３等」に訂正する。 （６） 図面の第１図を別紙添付の第１図のとおり訂正
する。 （７） 図面の第２図を別紙添付の第２図のとおり訂正
する。 以上 ２、特許請求の範囲 （１） 記憶部と、制御部と、演算部と、これら記憶部
、制御部、演算部間のデータ伝送路となるデータバスと
を備えるディジタル信号処理専用のディジタルシグナル
プロセッサであって、前記記憶部は、乗算処理すべきデ
ータを格納するデータメモリを含み、 前記制御部は、 プログラムデータを格納するプログラムメモリと、 前記プログラムメモリに格納されたプログラムデータを
順次読出すための読出手段と、前記プログラムメモリか
ら読出されたプログラムデータに基づいて、種々の制御
信号を出力する手段とを含み、 前記ＦＩ４算部は、 前記データメモリと直接結線され、かつパイプライン化
された乗算器と、 前記乗算器と直接結線される演算論理回路と、前記演算
論理回路の出力を一時的に記憶保持し、かつその出力が
前記データバスに与えられるアキュムレータとを含む、
ディジタルシグナルプロセッサ。 （２） ＃記パイプライン化された乗算器は、第１の乗
算器と、パイプラインレジスタと、第２の乗算器とがそ
の順番で直列接続されて構成される、特許請求の範囲第
１項記載のディジタルシグナルプロセッサ。 擢１図
る。第２図は従来のＤＳＰの一例を示す概略ブロック図
である。 図において、１は記憶部、２は制御部、３は演算部、４
はデータバス、１１はＲＡ Ｍ、１２はＲＯＭ、２１は
命令ＲＯＭ、２２はプログラムカウンタ、２３は命令レ
ジスタ、２４は命令デコーダ、３２はＡＬＬ！、３３は
ＡＣＣ，３１０はパイプライン乗算器、３１１は第１の
乗算器、３１２は第２の乗算器、３１３はパイプライン
レジスタを示す。 手続補正書（自発） ２１発明の名称 ディジタＩＶＶグナｐ７０セッサ ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 住 所 東京都千代田区丸の内皿丁目２番３号５
、補正の対象 明ｍ迦の特許請求の範囲の欄１発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１） 特許請求の範囲を別紙のとおり。 （２） 明細書第４頁第６行、第７行および第８頁第３
行の１マイクロ命令」を「制御信号」に訂正する。 （３） 明細書第４頁第８行の１部１．演算部３等」を
「部１．制御部２．演算部３等」に訂正する。 （４） 明細書第５頁第１１行の「ハード回路」を「ハ
ードウェア回路」に訂正する。 〈５） 明細書第８頁第４行ないし第５行の「マイクロ
命令は記録部１．演算部３等」を「副部信号は記録部１
．制御部２．演算部３等」に訂正する。 （６） 図面の第１図を別紙添付の第１図のとおり訂正
する。 （７） 図面の第２図を別紙添付の第２図のとおり訂正
する。 以上 ２、特許請求の範囲 （１） 記憶部と、制御部と、演算部と、これら記憶部
、制御部、演算部間のデータ伝送路となるデータバスと
を備えるディジタル信号処理専用のディジタルシグナル
プロセッサであって、前記記憶部は、乗算処理すべきデ
ータを格納するデータメモリを含み、 前記制御部は、 プログラムデータを格納するプログラムメモリと、 前記プログラムメモリに格納されたプログラムデータを
順次読出すための読出手段と、前記プログラムメモリか
ら読出されたプログラムデータに基づいて、種々の制御
信号を出力する手段とを含み、 前記ＦＩ４算部は、 前記データメモリと直接結線され、かつパイプライン化
された乗算器と、 前記乗算器と直接結線される演算論理回路と、前記演算
論理回路の出力を一時的に記憶保持し、かつその出力が
前記データバスに与えられるアキュムレータとを含む、
ディジタルシグナルプロセッサ。 （２） ＃記パイプライン化された乗算器は、第１の乗
算器と、パイプラインレジスタと、第２の乗算器とがそ
の順番で直列接続されて構成される、特許請求の範囲第
１項記載のディジタルシグナルプロセッサ。 擢１図
Claims (2)
- （１）記憶部と、制御部と、演算部と、これら記憶部、
制御部、演算部間のデータ伝送路となるデータバスとを
備えるディジタル信号処理専用のディジタルシグナルプ
ロセッサであつて、前記記憶部は、乗算処理すべきデー
タを格納するデータメモリを含み、 前記制御部は、 プログラムデータを格納するプログラムメモリと、 前記プログラムメモリに格納されたプログラムデータを
順次読出すための読出手段と、 前記プログラムメモリから読出されたプログラムデータ
に基づいて、種々のマイクロ命令を出力する手段とを含
み、 前記演算部は、 前記データメモリと直接結線され、かつパイプライン化
された乗算器と、 前記乗算器と直接結線される演算論理回路と、前記演算
論理回路の出力を一時的に記憶保持し、かつその出力が
前記データバスに与えられるアキュムレータとを含む、
ディジタルシグナルプロセッサ。 - （２）前記パイプライン化された乗算器は、第１の乗算
器と、パイプラインレジスタと、第２の乗算器とがその
順番で直列接続されて構成される、特許請求の範囲第１
項記載のディジタルシグナルプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23883085A JPS6297061A (ja) | 1985-10-23 | 1985-10-23 | デイジタルシグナルプロセツサ |
| DE19863636095 DE3636095A1 (de) | 1985-10-23 | 1986-10-23 | Digitaler signalprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23883085A JPS6297061A (ja) | 1985-10-23 | 1985-10-23 | デイジタルシグナルプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6297061A true JPS6297061A (ja) | 1987-05-06 |
Family
ID=17035906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23883085A Pending JPS6297061A (ja) | 1985-10-23 | 1985-10-23 | デイジタルシグナルプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6297061A (ja) |
| DE (1) | DE3636095A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01288967A (ja) * | 1988-05-16 | 1989-11-21 | Nec Corp | パイプライン信号処理回路 |
| JPH0895953A (ja) * | 1994-09-21 | 1996-04-12 | Nec Corp | 相関演算プロセッサ |
-
1985
- 1985-10-23 JP JP23883085A patent/JPS6297061A/ja active Pending
-
1986
- 1986-10-23 DE DE19863636095 patent/DE3636095A1/de not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01288967A (ja) * | 1988-05-16 | 1989-11-21 | Nec Corp | パイプライン信号処理回路 |
| JPH0895953A (ja) * | 1994-09-21 | 1996-04-12 | Nec Corp | 相関演算プロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3636095A1 (de) | 1987-04-23 |
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