JPH01111233A - 割込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 ■、実施例と第１図との対応関係 ■、実施例の構成 （ｉ）ＤＳＰの全体構成 （ｉｉ）実行制御ブロックの構成 ■、実施例の動作 （ｉ）通常時の動作 （ｉｉ）割込み発生時の動作 ■、実施例のまとめ ■６発明の変形態様 発明の効果 〔概　要〕 ディジタル信号処理プロセッサ等において、外部から供
給される割込み指示に応じた処理を行なうときの割込み
制御方式に関し、 マシンサイクルを短縮することを目的とし、導入される
第１動作指示を第２動作指示として格納する第１格納手
段と、割込み指示が導入されると割込み指示を選択して
出力し、その後、第１格納手段に格納された第２動作指
示を選択して出力するとともに、割込み指示が導入され
ないときは導入された第１動作指示を選択して出力する
選択手段と、選択手段から出力された指示を格納する第
２格納手段と、第２格納手段に格納された指示に応じて
処理を行なう処理手段とを備えるように構成する。

〔産業上の利用分野〕

本発明は、割込み制御方式に関し、例えば、ディジタル
信号処理プロセッサにおいて、外部から供給される割込
み指示に応じた処理を行なうときの割込み制御方式に関
するものである。

〔従来の技術〕

入力される音声を実時間処理するためには、音声信号を
高速に圧縮、演算する必要があり、信号処理に共通な演
算処理を高速に実行できるディジタル信号処理プロセッ
サ（以後ＤＳＰと称する）がしばしば用いられる。

ＤＳＰは、データを格納するＲＡＭ、ＲＡＭのアドレス
を計算するアドレス演算ブロック、データの演算を行な
う演算ブロック、制御信号を作成する実行制御ブロック
等から成る。

第４図（イ）は、上述のＤＳＰの実行制御ブロックの構
成を示す。図において、ＲＯＭ４１３はＤＳＰの動作プ
ログラムを格納する。プログラムカウンタ４１１から出
力される計数値によってＲＯＭ４１３のアドレス指定が
行なわれ、ＲＯＭ４１３から読み出されたプログラムデ
ータがセレクタ４１５の一方の入力端に入力される。セ
レクタ４１５の他方の′入力端には、ＤＳＰの外部ＲＯ
Ｍからの動作プログラムデータが入力される。セレクタ
４１５は、２つの入力端から入力されたプログラムデー
タの一方を選択して、命令レジスタ（ＩＲ）４１７に供
給する。

更に、命令レジスタ４１７に格納したプログラムデータ
は、セレクタ４１９の一方の入力端に入力され、他方の
入力端には外部からの割込み信号（他のＤＳＰやＣＰＵ
からの割込み信号等）が入力される。通常、セレクタ４
１９は命令レジスタ４１７から供給されたプログラムデ
ータを選択して出力し、外部から割込み信号の入力があ
ると、その割込み信号を選択して出力する。

セレクタ４１９の出力は、バッファ４２３を介してプロ
グラマブルロジックアレイ（以後ＰＬＡと称する）４２
５に供給される。ＰＬＡ４２５は、セレクタ４１９から
供給されたプログラムデータあるいは割込み信号に応じ
て制御信号を作成し、更にその制御信号は、フリップフ
ロップ４２７を介して、ＤＳＰの各構成部に送られる。

第４図（ロ）は、ＤＳＰの動作タイミングを示す。命令
レジスタ４１７に格納されたデータは、第２クロツク信
号（ＣＬＫ２）の立ち上がりに同期して出力される。命
令レジスタ４１７から出力されたデータは、セレクタ４
１９．バッファ４２３を介して、第１クロツク信号（Ｃ
ＬＫＩ）の立ち上がりに同期して、ＰＬＡ４２５に取り
込まれる。ＰＬＡ４２５では、入力されたデータに応じ
た処理（デコード動作）が成され、ＰＬＡ４２５から出
力される制御信号は、第２クロツク信号の立ち上がりに
同期してフリップフロップ４２７に取り込まれる。

〔発明が解決しようとする問題点］ ところで、上述した従来技術にあっては、マシンサイク
ルは、命令レジスタ４１７から読み出されたデータをＰ
ＬＡ４２５に読み込むまでの時間Ｔ１と、読み込んだデ
ータをＰＬＡ４２５でデコードして出力し、フリップフ
ロップ４２７にラッチするまでの時間Ｔ２’とを加算し
たものになる。

ＤＳＰによって音声の実時間処理を行なうためには、マ
シンサイクルは短いほどよいが、ＰＬＡ４２５によるデ
コード動作の所要時間は、使用するＰＬＡによって決ま
っているため、ＰＬＡ４２５にデータを読み込むための
時間Ｔ２を低減して、マシンサイクルを短くする方法が
望まれていた。

ところが、命令レジスタ４１７から読み出したデータと
外部ＲＯＭから入力される割込み信号とをセレクタ４１
９によって選択してＰＬＡ４２５に供給するため、セレ
クタ４１９を介したことによる遅延が生じ、マシンサイ
クルを短くすることが困難であるという問題点があった
。

本発明は、このような点にかんがみて創作されたもので
あり、マシンサイクルを短縮することができる割込み制
御方式を提供することを目的としている。

〔問題点を解決するための手段〕　・ 第１図は、本発明の割込み制御方式の原理ブロック図で
ある。

図において、第１格納手段１１１は、導入される第１動
作指示１１３を第２動作指示１１７として格納する。

選択手段１２１は、割込み指示１１５が導入されると割
込み指示１１５を選択して出力し、その後、第１格納手
段１１１に格納された第２動作指示１１７を選択して出
力するとともに、割込み指示１１５が導入されないとき
は導入された第１動作指示１１３を選択して出力する。

第２格納手段１３１は、選択手段１２１から出力された
指示を格納する。

処理手段１４１は、第２格納手段１３１に格納された指
示に応じて処理を行なう。

従って、全体として、選択手段１２１に導入される第１
動作指示１１３と割込み指示１１５と第２動作指示１１
７の中から１つを選択して、第２格納手段１３１に格納
し、第２格納手段１３１に格納した指示に応じた処理を
行なうように構成されている。

〔作　用〕

第１格納手段１１１は、導入される第１動作指示１１３
を格納し、第２動作指示１１７として選択手段１２１に
供給する。

選択手段１２１には、第１動作指示１１３と割込み指示
１１５と第２動作指示１１７とが導入される。選択手段
１２１は、割込み指示１１５が導入されると割込み指示
１１５を選択して出力し、その後第２動作指示１１７を
選択して出力する。

また、選択手段１２１は、割込み指示１１５が導入され
ないときは、第１動作指示１１３を選択して出力する。

選択手段１２１から出力された指示は第２格納手段１３
１に格納され、処理手段１４１は、第２格納手段１３１
に格納された指示に応じた処理を行なう。

本発明にあっては、第１動作指示１１３を第２動作指示
として第１格納手段１１１に格納しておき、割込み指示
１１５が導入されたときに割込み指示１１５を選択し、
その後第１格納手段１１１に格納された第２動作指示１
１７を選択することにより、マシンサイクルを短縮する
ことができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例におけるＤＳＰの全体構成
を示す。また、第３図は本発明の割込み制御方式を適用
した一実施例における実行制御ブロックの構成を示す。

１、　　　Ｊと　１゛との対心　、 ここで、本発明の実施例と第１図との対応関係を示して
おく。

第１格納手段１１１は、命令レジスタｂ　（ｒＲｂ）３
１１に相当する。

第１動作指示１１３は、セレクタ３２１に入力されるプ
ログラムデータ、セレクタ３５５に入力されるプログラ
ムデータに相当する。

割込み指示１１５は、セレクタ３２１に入力される割込
み信号に相当する。

第２動作指示１１７は、命令レジスタｂ３１１からセレ
クタ３２１に入力されるプログラムデータに相当する。

選択手段１２１は、セレクタ３２１に相当する。

第２格納手段１３１は、命令レジスタａ３３１に相当す
る。

処理手段１４１は、ＰＬＡ３４１に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

第２図において、ＤＳＰ２００は、外部と入出力を行な
うデータを一時格納する入出力用レジスタ群２３１と、
データ処理時に制御情報を格納する制御用レジスタ群２
２１と、処理データを格納するＲＡＭ２４１と、ＲＡＭ
２４１のアドレス値を算出するアドレス演算ブロック２
５’　１　ト、データの演算処理を行なう演算ブロック
２６１と、構成各部に対する制御信号を作成する実行制
御ブロック２１１とを備えている。

上述の各構成部はバス接続されており、更に、アドレス
演算ブロック２５１とＲＡＭ２４１とは接続されている
。また、入出力用レジスタ群２３１とＤＳＰ２００の外
部との間でデータの入出力が行なわれ、実行制御ブロッ
ク２１１には外部ＲＯＭ（図示せず）からプログラムデ
ータが入力される。

ｉｉ′−′　ブロックの 第３図は、実行制御ブロック２１１の詳細な構成を示す
。図において、実行制御ブロック２１１は、プログラム
データを格納するＲＯＭ３５３と、ＲＯＭ３５３あるい
はＤＳＰ２００の外部のＲＯＭのアドレス値を計数する
ためのプログラムカウンタ（ＰＣ）３５１と、複数の入
力データを選択して１つの出力信号を得るための２つの
セレクタ３２１．３５５と、データを一時格納するため
の命令レジスタｂ３１１．命令レジスタａ　（ＩＲａ）
３３１と、制御データに応じてＤＳＰ２００の構成各部
に対する制御信号の作成を行なうＰＬＡ３４１と、ＰＬ
Ａ３４１にデータを供給するためのバッファ３４５と、
ＰＬＡ３４１の出力をラッチするフリップフロップ（Ｆ
Ｆ）３４３とを備えている。

プログラムカウンタ３５１の出力は、ＲＯＭ３５３及び
ＤＳＰ２００の外部のＲＯＭに供給される。ＲＯＭ３５
３から読み出されたプログラムデータは、セレクタ３２
１の第１入力端及びセレクタ３５５の第１入力端に入力
される。また、外部のＲＯＭから読み出されたプログラ
ムデータは、セレクタ３２１の第２入力端及びセレクタ
３５５の第２入力端に入力される。セレクタ３２１の第
３入力端には、ＤＳＰ２００の外部からの割込み信号が
入力される。

セレクタ３５５の出力は命令レジスタｂ３１１に格納さ
れ、更に、セレクタ３２１の第４入力端に入力される。

セレクタ３２１の出力は命令レジスタａ３３１に格納さ
れ、更に、バッファ３４５を介してＰＬＡ３４１に入力
される。ＰＬＡ３４１からの出力はフリップフロップ３
４３にラッチされる。

なお、命令レジスタｂ３１１．命令レジスタａ３３１に
おけるデータの入出力動作及びフリップフロップ３４３
におけるデータのラッチ動作は、第２クロツク信号に同
期して行なわれる。また、ＰＬＡ３４１におけるデータ
の取り込み動作は、第１クロツク信号に同期して行なわ
れる。

ｌ−実施班少動作 次に、上述した本発明実施例による割込み制御方式の動
作を説明する。

Ａ±Ｌ１常片■動作 最初に、ＲＯＭ３５３に格納されているプログラムデー
タを処理する場合を考える。

先ず、プログラムカウンタ３５１の計数値をＲＯＭ３５
３に供給して、ＲＯＭ３５３のアドレス指定を行なう。

ＲＯＭ３５３は、指定されたアドレスに格納しであるプ
ログラムデータを出力し、そのプログラムデータは、セ
レクタ３２１とセレクタ３５５に共に入力される。

セレクタ３２１は、第３入力端に割込み信号が入力され
ていないときは、第１入力端から入力されたＲＯＭ３５
３からのプログラムデータを選択して命令レジスタａ３
３１に供給する。

命令レジスタａ３３１は、第２クロツク信号の立ち上が
りに同期して、セレクタ３２１から入力されたプログラ
ムデータを格納する。

また、セレクタ３５５に入力されたＲＯＭ３５３からの
プログラムデータは、第２クロツク信号に同期して命令
レジスタｂ３１１に格納される。

命令レジスタａ３３１に格納されたプログラムデータは
、次の第２クロツク信号に同期して読み出され、バッフ
ァ３４５を介してＰＬＡ３４１に入力される。

ＰＬＡ３４１は、第１クロツク信号に同期して、命令レ
ジスタａ３３１から入力されたプログラムデータを読み
込んで、制御信号作成のためのデコード動作を開始する
。デコード動作を終了するとＰＬＡ３４１は、作成した
制御信号を出力する。

ＰＬＡ３４１から出力された制御信号は、第２クロツク
信号の立ち上がりに同期して、フリップフロップ３４３
にラッチされる。

尚、ＤＳＰ２００の外部のＲＯＭに格納されたプログラ
ムデータの処理を行なう場合は、セレクタ３２１及びセ
レクタ３５５において、第２入力端から入力された外部
のＲＯＭからのプログラムデータを選択する。

ｕｌｊ入み　生■のΦ 次に、上述の「（ｉ）通常時の動作」を実行中に、ＤＳ
Ｐ２００の外部（例えば他のＤＳＰ）からの割込みが発
生する場合を考える。

セレクタ３２１では、第３入力端に割込み信号が入力さ
れると、第１入力端に入力されたＲＯＭ３５３からのプ
ログラムデータに優先して、第３入力端の割込み信号を
選択して出力する。また、セレクタ３５５は、２つの入
力端に入力されたプ０グラムデータの一方を選択して出
力する。

第２クロツク信号の立ち上がりに同期して、命令レジス
タａ３３１はセレクタ３２１から入力された割込み信号
を、命令レジスタｂはセレクタ３５５から入力されたプ
ログラムデータを格納する。

セレクタ３２１に格納された割込み信号は、次の第２ク
ロツク信号の立ち上がりに同期して読み出され、バッフ
ァ３４５を介してＰＬＡ３４１に入力される。

また、このときの第２クロツク信号の立ち上がりに同期
して、命令レジスタｂ３１１に格納されたプログラムデ
ータが読み出されてセレクタ３２１の第４入力端に入力
される。

次に、セレクタ３２１は、第４入力端に入力されたプロ
グラムデータを選択して出力する。

以後、同様にして、命令レジスタａ３３１による第２ク
ロツク信号に同期したデータの入出力、ＰＬＡ３４１に
よる第１クロツク信号に同期したデータの読込み、フリ
ップフロップ３４３による第２クロツク信号に同期した
データのラッチが行なわれる。

■、　施ｆｊ１のまとめ このように、ＲＯＭ３５３あるいは外部のＲＯＭから読
み出したプログラムデータは、セレクタ３２１及びセレ
クタ３５５に入力される。このとき、セレクタ３２１の
第３入力端に割込み信号が入力されると、セレクタ３２
１は割込み信号を選択して出力する。

命令レジスタａ３３１は、第２クロツク信号に同期して
、セレクタ３２１から出力された割込み信号を格納する
とともに、命令レジスタｂ３１１は、第２クロツク信号
に同期して、セレクタ３５５に入力されたプログラムデ
ータを格納する。

命令レジスタａ３３１に格納された割込み信号は、次の
第２クロツク信号に同期して読み出されて、ＰＬＡ３４
１に入力される。また、この第２クロツク信号に同期し
て、命令レジスタｂ３１１に格納されたプログラムデー
タはセレクタ３２１に入力される。

従って、第２クロツク信号に同期して命令レジスタａ３
３１から読み出したデータ（プログラムデータ、割込み
信号）を、バッファ３４５を介してＰＬＡ３４１に供給
することにより、マシンサイクルを短縮することが可能
となる。

特に、命令レジスタａ３３１から読み出したデータをセ
レクタとバッファを介してＰＬＡ３４１に供給すること
に比べると、１０〜２０ｎｓ程度マシンサイクルを短縮
することができ、その結果、ＤＳＰ２００全体のスルー
プットが向上する。

■、　　　　　　　の　　・　ノ　Ｅ なお、上述した本発明の実施例にあっては、ＤＳＰ２０
０内の実行制御ブロック２１１について考えたが、この
他にも、外部からの割込み信号の処理を行なうシステム
について本発明を適用することができる。

また、「１．実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、動作指示を第１格納
手段に格納しておき、割込み指示が導入されたときに割
込み指示を選択し、その後第１格納手段に格納された動
作指示を選択することにより、マシンサイクルを短縮で
きるので、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の割込み制御方式の原理ブロック図、 第２図は本発明の割込み制御方式を適用した一実施例に
よるＤＳＰの構成図、 第３図は本発明の割込み制御方式を適用した実行制御ブ
ロックの構成図、 第４図は従来例の説明図である。 図において、 １１１は第１格納手段、 １１３は第１動作指示、 １１５は割込み指示、 １１７は第２動作指示、 １２１は選択手段、 １３１は第２格納手段、 １４１は処理手段、 ２００はＤＳＰ。 ２１１は実行制御ブロック、 ２２１は制御用レジスタ群、 ２３１は入出力用レジスタ群、 ２４１はＲＡＭ。 ２５１はアドレス演算ブロック、 ２６１は演算ブロック、 ３１１は命令レジスタｂ１ ３２１．３５５はセレクタ、 ３３１は命令レジスタａ。 ３４１はＰＬＡ。 ３４３はフリップフロップ、 ３４５はバッファ、 ３５１はプログラムカウンタ、 ３５３はＲＯＭである。

Claims (1)

1. 【特許請求の範囲】 導入される第１動作指示（１１３）を第２動作指示（１
   １７）として格納する第１格納手段（１１１）と、 割込み指示（１１５）が導入されると前記割込み指示（
   １１５）を選択して出力し、その後、前記第１格納手段
   （１１１）に格納された第２動作指示（１１７）を選択
   して出力するとともに、前記割込み指示（１１５）が導
   入されないときは導入された前記第１動作指示（１１３
   ）を選択して出力する選択手段（１２１）と、 前記選択手段（１２１）から出力された指示を格納する
   第２格納手段（１３１）と、 前記第２格納手段（１３１）に格納された指示に応じて
   処理を行なう処理手段（１４１）と、を備えるように構
   成したことを特徴とする割込み制御方式。