JPS6310468B2 - - Google Patents
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- Publication number
- JPS6310468B2 JPS6310468B2 JP57223297A JP22329782A JPS6310468B2 JP S6310468 B2 JPS6310468 B2 JP S6310468B2 JP 57223297 A JP57223297 A JP 57223297A JP 22329782 A JP22329782 A JP 22329782A JP S6310468 B2 JPS6310468 B2 JP S6310468B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- data
- address
- cpu
- conversion table
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は複数のプロセツサユニツトからなるマ
ルチプロセツサシステムの制御方式、特にメモリ
エリアの特定ブロツクの内容を変更する場合の制
御方式に関するものである。
ルチプロセツサシステムの制御方式、特にメモリ
エリアの特定ブロツクの内容を変更する場合の制
御方式に関するものである。
データベース内では、しばしば複数のワード
（８ワード）がまとまつた１つのブロツクデータ
を構成することがある。マルチプロセツサシステ
ムにおいて、１つのプロセツサユニツトがこのよ
うなブロツクデータを更新中に、他のプロセツサ
ユニツトからの当該データの読出しを受け付けた
場合、更新前と更新後のワードが結合した１ブロ
ツクデータとして読出されて著しく妥当性を欠く
場合がある。例えば、「時」を表わすワードと
「分」を表わすワードがあつて、１時59分から２
時00分に更新中である場合、更新前に「時」のワ
ードを読出した直後に更新が行なわれ、次いで
「分」のワードを読出したとすれば、読出される
内容は「１時00分」となり、現実の内容とはかけ
離れたものとなつてしまう。
（８ワード）がまとまつた１つのブロツクデータ
を構成することがある。マルチプロセツサシステ
ムにおいて、１つのプロセツサユニツトがこのよ
うなブロツクデータを更新中に、他のプロセツサ
ユニツトからの当該データの読出しを受け付けた
場合、更新前と更新後のワードが結合した１ブロ
ツクデータとして読出されて著しく妥当性を欠く
場合がある。例えば、「時」を表わすワードと
「分」を表わすワードがあつて、１時59分から２
時00分に更新中である場合、更新前に「時」のワ
ードを読出した直後に更新が行なわれ、次いで
「分」のワードを読出したとすれば、読出される
内容は「１時00分」となり、現実の内容とはかけ
離れたものとなつてしまう。
このような不都合を避けるために、従来は別に
ビジーステータスワードを設け、ブロツクの全デ
ータが完全に揃うまで他のプロセツサユニツトは
当該ブロツクデータをアクセスできないようにし
ていた。
ビジーステータスワードを設け、ブロツクの全デ
ータが完全に揃うまで他のプロセツサユニツトは
当該ブロツクデータをアクセスできないようにし
ていた。
本発明はこのような事情に鑑みてなされたもの
で、その目的は、特定ブロツクのデータが変更途
上にある時にも他のプロセツサユニツトが持つこ
となくこれにアクセスし、しかも一連の矛盾のな
いブロツクデータを読出すことが可能なマルチプ
ロセツサシステムの制御方式を提供することにあ
る。
で、その目的は、特定ブロツクのデータが変更途
上にある時にも他のプロセツサユニツトが持つこ
となくこれにアクセスし、しかも一連の矛盾のな
いブロツクデータを読出すことが可能なマルチプ
ロセツサシステムの制御方式を提供することにあ
る。
このような目的を達成するために本発明は、他
のプロセツサユニツトからの指定アドレスを実効
アドレスに対応させる変換テーブルを書換え可能
なメモリエリアに設けるとともに、同じく書換え
可能なメモリエリアに作業用のブロツクを設け、
基本データベースの特定ブロツクの内容を変更す
る場合には、予め変更後のデータを作業用ブロツ
クにすべて用意した後変換テーブルの該当する実
効アドレスデータを作業用ブロツクのアドレスを
示すデータに書換え、その後作業用のブロツクの
内容をもとの特定ブロツクにすべて転送し終えた
後で、上記実効アドレスデータを当該特定ブロツ
クのアドレスを示すデータに再度書換えて行なう
ものである。
のプロセツサユニツトからの指定アドレスを実効
アドレスに対応させる変換テーブルを書換え可能
なメモリエリアに設けるとともに、同じく書換え
可能なメモリエリアに作業用のブロツクを設け、
基本データベースの特定ブロツクの内容を変更す
る場合には、予め変更後のデータを作業用ブロツ
クにすべて用意した後変換テーブルの該当する実
効アドレスデータを作業用ブロツクのアドレスを
示すデータに書換え、その後作業用のブロツクの
内容をもとの特定ブロツクにすべて転送し終えた
後で、上記実効アドレスデータを当該特定ブロツ
クのアドレスを示すデータに再度書換えて行なう
ものである。
すなわち、個々のプロセツサシステム相互間の
データの授受は、通常それ自体プロセツサユニツ
トから構成され制御手段が変換テーブルを参照し
ながら指定アドレスから実効アドレスを作成して
行なつていることを利用し、従来固定メモリに設
けられていた上記変換テーブルを書換え可能な可
変メモリ内に設け、作業用ブロツクに新データが
揃つた後は特定ブロツクに対する読出しは自動的
に作業用ブロツクからの読出しに切換えられるよ
うにしておき、その間に新データを特定ブロツク
に転送するようにしたものである。作業用ブロツ
クに新データが完全に揃わない間は特定ブロツク
から変更前のデータ、例えば前述した例で「１時
59分」が読出されることになる。この場合、旧デ
ータではあつても、部分的に更新されたブロツク
データ、例えば上の例で「１時00分」となるよう
な矛盾はない。以下、実施例を用いて本発明を詳
細に説明する。
データの授受は、通常それ自体プロセツサユニツ
トから構成され制御手段が変換テーブルを参照し
ながら指定アドレスから実効アドレスを作成して
行なつていることを利用し、従来固定メモリに設
けられていた上記変換テーブルを書換え可能な可
変メモリ内に設け、作業用ブロツクに新データが
揃つた後は特定ブロツクに対する読出しは自動的
に作業用ブロツクからの読出しに切換えられるよ
うにしておき、その間に新データを特定ブロツク
に転送するようにしたものである。作業用ブロツ
クに新データが完全に揃わない間は特定ブロツク
から変更前のデータ、例えば前述した例で「１時
59分」が読出されることになる。この場合、旧デ
ータではあつても、部分的に更新されたブロツク
データ、例えば上の例で「１時00分」となるよう
な矛盾はない。以下、実施例を用いて本発明を詳
細に説明する。
第１図は本発明の実施例を示す構成のブロツク
図である。本実施例はプロセス制御に用いる制御
システムに適用した例で、制御器１０は第１のプ
ロセツサユニツトとしてのCPU１１を中心とし
てプログラム等を格納した固定メモリ１２、可変
メモリ１３、入出力回路１４からなる。これら
は、バス１５を介して相互に接続しており、プロ
セスの各センサから与えられるアナログ入力AI、
デイジタル入力DIを取込む一方、これらに応じ
て決定された制御演算結果をアナログ出力AO、
デイジタル出力DOとしてプロセスの各アクチユ
エータへ送出する。これに対し操作センタ２０
は、他のプロセツサユニツトとしてのCPU２１
を備え、中断手段としての通信インターフエイス
３０を介して制御器１０に対する各種データの送
出および制御器１０から送られて来る各種データ
の監視を行なう。通信インターフエイス３０は、
それ自体CPU３１を備えるとともに固定メモリ
３２、可変メモリ３３、入出力回路３４，３５，
３６をバス３７で接続してなり、制御器１０の
CPU１１とバス１５を介して結合している。
図である。本実施例はプロセス制御に用いる制御
システムに適用した例で、制御器１０は第１のプ
ロセツサユニツトとしてのCPU１１を中心とし
てプログラム等を格納した固定メモリ１２、可変
メモリ１３、入出力回路１４からなる。これら
は、バス１５を介して相互に接続しており、プロ
セスの各センサから与えられるアナログ入力AI、
デイジタル入力DIを取込む一方、これらに応じ
て決定された制御演算結果をアナログ出力AO、
デイジタル出力DOとしてプロセスの各アクチユ
エータへ送出する。これに対し操作センタ２０
は、他のプロセツサユニツトとしてのCPU２１
を備え、中断手段としての通信インターフエイス
３０を介して制御器１０に対する各種データの送
出および制御器１０から送られて来る各種データ
の監視を行なう。通信インターフエイス３０は、
それ自体CPU３１を備えるとともに固定メモリ
３２、可変メモリ３３、入出力回路３４，３５，
３６をバス３７で接続してなり、制御器１０の
CPU１１とバス１５を介して結合している。
ここで、制御器１０は、通常のデータRAMと
して可変メモリ１３の外に、アドレス変換テーブ
ルを格納した可変メモリ１６を備えており、通信
インターフエイス３０のCPU３１は、制御器１
０に対する操作センタ２０のCPU２１からのリ
ードコマンドを受信した場合、バス１５の使用権
を占有し、このコマンドに含まれる指定アドレス
から上記アドレス変換テーブルを参照して実効ア
ドレスを作成し、可変メモリ１３から当該アドレ
スの内容を読出してCPU２１に送出する制御手
段としての機能を有する。なお、バスの使用権の
占有は、CPU３１からCPU１１に要求信号REQ
を送出し、これに対しCPU１１から応答信号
ACTが返送されて成立する。また、本実施例で
はリードコマンドの指定アドレスデータは、その
下位ビツトは可変メモリ１３の対応するメモリエ
リアの実効アドレスデータの下位ビツトと全く同
様で、ただブロツクを示す上位ビツトの部分のみ
が上記アドレス変換テーブルによつて本来の実効
ブロツクアドレスに変換される構成を有してい
る。すなわち、アドレス変換テーブルはブロツク
単位でリードコマンド内の指定アドレスを可変メ
モリ１３の実効アドレスに対応させるもので、
CPU３１は、アドレス変換テーブルから読取つ
たこのブロツクアドレスデータに指定アドレスの
下位ビツトを加えて最終的な実効アドレスを作成
する。なお、可変メモリ１３と可変メモリ１６は
ハードウエアとしては必ずしも別々に設ける必要
がないことは言うまでもない。
して可変メモリ１３の外に、アドレス変換テーブ
ルを格納した可変メモリ１６を備えており、通信
インターフエイス３０のCPU３１は、制御器１
０に対する操作センタ２０のCPU２１からのリ
ードコマンドを受信した場合、バス１５の使用権
を占有し、このコマンドに含まれる指定アドレス
から上記アドレス変換テーブルを参照して実効ア
ドレスを作成し、可変メモリ１３から当該アドレ
スの内容を読出してCPU２１に送出する制御手
段としての機能を有する。なお、バスの使用権の
占有は、CPU３１からCPU１１に要求信号REQ
を送出し、これに対しCPU１１から応答信号
ACTが返送されて成立する。また、本実施例で
はリードコマンドの指定アドレスデータは、その
下位ビツトは可変メモリ１３の対応するメモリエ
リアの実効アドレスデータの下位ビツトと全く同
様で、ただブロツクを示す上位ビツトの部分のみ
が上記アドレス変換テーブルによつて本来の実効
ブロツクアドレスに変換される構成を有してい
る。すなわち、アドレス変換テーブルはブロツク
単位でリードコマンド内の指定アドレスを可変メ
モリ１３の実効アドレスに対応させるもので、
CPU３１は、アドレス変換テーブルから読取つ
たこのブロツクアドレスデータに指定アドレスの
下位ビツトを加えて最終的な実効アドレスを作成
する。なお、可変メモリ１３と可変メモリ１６は
ハードウエアとしては必ずしも別々に設ける必要
がないことは言うまでもない。
そこで、次に第２図および第３図を用いてその
制御動作を説明する。
制御動作を説明する。
先ず、第２図は通信インターフエース３０の
CPU３１の制御動作を示すフローチヤートであ
る。図において、CPU３１は、操作センタ２０
のCPU２１からのリードコマンドを受信すると、
CPU１１に対してバス要求信号REQを送出して
バス１５を占有する。次いでCPU３１は可変メ
モリ１６にアクセスし、アドレス変換テーブルか
ら上記リードコマンドに含まれる指定アドレスの
上位ビツトデータに対応するブロツクアドレスデ
ータを読取つた後、これに下位ビツトを加えて実
効アドレスを作成する。引続きCPU３１は可変
メモリ１３の当該実効アドレスにアクセスしてそ
の内容を読出し、バス１５の占有を解除した上で
読出した内容をCPU２１に送出する。ここで、
リードコマンドに応じて可変メモリ１３から読出
されCPU２１に送出されるデータは、複数ワー
ド構成のブロツクデータであるものとする。
CPU３１の制御動作を示すフローチヤートであ
る。図において、CPU３１は、操作センタ２０
のCPU２１からのリードコマンドを受信すると、
CPU１１に対してバス要求信号REQを送出して
バス１５を占有する。次いでCPU３１は可変メ
モリ１６にアクセスし、アドレス変換テーブルか
ら上記リードコマンドに含まれる指定アドレスの
上位ビツトデータに対応するブロツクアドレスデ
ータを読取つた後、これに下位ビツトを加えて実
効アドレスを作成する。引続きCPU３１は可変
メモリ１３の当該実効アドレスにアクセスしてそ
の内容を読出し、バス１５の占有を解除した上で
読出した内容をCPU２１に送出する。ここで、
リードコマンドに応じて可変メモリ１３から読出
されCPU２１に送出されるデータは、複数ワー
ド構成のブロツクデータであるものとする。
次に、第３図は制御器１０のCPU１１による
データ変更時の制御動作を示むフローチヤートで
ある。図において、可変メモリ１３に格納された
基本データベースの一部ブロツクデータを変更す
る必要が生じた場合、CPU１１は可変メモリ１
３の上記基本データベースを格納したエリアとは
別のエリアを利用して設けた作業用ブロツクに、
変更後のブロツクデータを用意する。したがつ
て、この間はCPU２１から上記ブロクデータを
読出すリードコマンドを受信したCPU３１は、
アドレス変換テーブルを参照して対応するブロツ
クアドレスから変更前の当該ブロツクデータを読
出すことになる。次いで変更後のブロツクデータ
が作業用ブロツク内に完成した時点で、CPU１
１は可変メモリ１６にアクセスし、アドレス変換
テーブル上で、変更を必要としている上記ブロツ
クのアドレスを示すデータを作業用ブロツクのア
ドレスを示すデータに書換える。これにより、以
後はCPU２１から上記ブロツクデータを読出す
リードコマンドを受信したCPU３１は作業用ブ
ロツクから変更後のブロツクデータを読出すこと
となる。引続きCPU１１は、作業用ブロツクの
内容をもとの基本データベースエリアのブロツク
に順次転送し、完全に転送が終了した時点で、す
なわち本来のブロツクデータ全体の変更が完了し
た時点でアドレス変換テーブル上の作業用ブロツ
クのアドレスを示すデータをもとの基本データベ
ースエリアのブロツクアドレスを示すデータに書
換える。したがつて、これ以後は平常通り上記ブ
ロツクアドレスから変更後の内容が読出されるこ
ととなる。このようにしてCPU２１は、CPU１
１による変更時においても待たずに上記ブロツク
データを読出すことができる。
データ変更時の制御動作を示むフローチヤートで
ある。図において、可変メモリ１３に格納された
基本データベースの一部ブロツクデータを変更す
る必要が生じた場合、CPU１１は可変メモリ１
３の上記基本データベースを格納したエリアとは
別のエリアを利用して設けた作業用ブロツクに、
変更後のブロツクデータを用意する。したがつ
て、この間はCPU２１から上記ブロクデータを
読出すリードコマンドを受信したCPU３１は、
アドレス変換テーブルを参照して対応するブロツ
クアドレスから変更前の当該ブロツクデータを読
出すことになる。次いで変更後のブロツクデータ
が作業用ブロツク内に完成した時点で、CPU１
１は可変メモリ１６にアクセスし、アドレス変換
テーブル上で、変更を必要としている上記ブロツ
クのアドレスを示すデータを作業用ブロツクのア
ドレスを示すデータに書換える。これにより、以
後はCPU２１から上記ブロツクデータを読出す
リードコマンドを受信したCPU３１は作業用ブ
ロツクから変更後のブロツクデータを読出すこと
となる。引続きCPU１１は、作業用ブロツクの
内容をもとの基本データベースエリアのブロツク
に順次転送し、完全に転送が終了した時点で、す
なわち本来のブロツクデータ全体の変更が完了し
た時点でアドレス変換テーブル上の作業用ブロツ
クのアドレスを示すデータをもとの基本データベ
ースエリアのブロツクアドレスを示すデータに書
換える。したがつて、これ以後は平常通り上記ブ
ロツクアドレスから変更後の内容が読出されるこ
ととなる。このようにしてCPU２１は、CPU１
１による変更時においても待たずに上記ブロツク
データを読出すことができる。
以上説明したように、本発明によれば、他のプ
ロセツサユニツトからの指定アドレスを実効アド
レスに対応させる変換テーブルを書換え可能なメ
モリエリアに設け、一部ブロツクの内容を変更す
る場合、当該ブロツクを構成する複数ワードのデ
ータを直接変更するのではなく、別に作業用ブロ
ツクを設けてそこに変更後のデータを作成し、完
成した新データをもとのブロツクに完全に転送す
るまでの間、変換テーブル上で当該ブロツクのア
ドレスを上記作業用ブロツクのアドレスに書換え
ておくことにより、他のプロセツサユニツトは、
作業用ブロツクの新データ完成までは旧データ、
完成後は作業用ブロツクの新データ、さらに転送
完了後は本来のブロツクの新データと、過渡期に
おいても全く待つ必要がなく上記ブロツクデータ
を読出して利用することができる。
ロセツサユニツトからの指定アドレスを実効アド
レスに対応させる変換テーブルを書換え可能なメ
モリエリアに設け、一部ブロツクの内容を変更す
る場合、当該ブロツクを構成する複数ワードのデ
ータを直接変更するのではなく、別に作業用ブロ
ツクを設けてそこに変更後のデータを作成し、完
成した新データをもとのブロツクに完全に転送す
るまでの間、変換テーブル上で当該ブロツクのア
ドレスを上記作業用ブロツクのアドレスに書換え
ておくことにより、他のプロセツサユニツトは、
作業用ブロツクの新データ完成までは旧データ、
完成後は作業用ブロツクの新データ、さらに転送
完了後は本来のブロツクの新データと、過渡期に
おいても全く待つ必要がなく上記ブロツクデータ
を読出して利用することができる。
第１図は本発明の一実施例を示す構成のブロツ
ク図、第２図は制御手段の制御動作を示すフロー
チヤート、第３図は第１のプロセツサユニツトの
制御動作を示すフローチヤートである。 １１…CPU（第１のプロセツサユニツト）、１
３…基本データベースおよび作業用ブロツクを有
する可変メモリ、１６…アドレス変換テーブルを
有する可変メモリ、２１…CPU（他のプロセツサ
ユニツト）、３１…CPU（制御手段）。
ク図、第２図は制御手段の制御動作を示すフロー
チヤート、第３図は第１のプロセツサユニツトの
制御動作を示すフローチヤートである。 １１…CPU（第１のプロセツサユニツト）、１
３…基本データベースおよび作業用ブロツクを有
する可変メモリ、１６…アドレス変換テーブルを
有する可変メモリ、２１…CPU（他のプロセツサ
ユニツト）、３１…CPU（制御手段）。
Claims (1)
- １ 複数のプロセツサユニツトからなるマルチプ
ロセツサユニツトにおいて、第１のプロセツサユ
ニツトに割当てられたメモリエリアの特定エリア
を対象として他のプロセツサユニツトから送出さ
れるリードコマンド内の指定アドレスを上記特定
ブロツクの実効アドレスに対応させる変換テーブ
ルを書換え可能なメモリエリアに設けるととも
に、このテーブルを参照して上記特定エリアの内
容を読出し他のプロセツサユニツトに与える制御
手段を設け、第１のプロセツサユニツトにおいて
そのメモリエリアの特定ブロツクの内容を変更す
る場合、予め変更後の内容を他の作業用ブロツク
に用意した後、上記変換テーブル内の当該特定ブ
ロツクの実効アドレスを示すデータを上記作業用
ブロツクの実効アドレスを示すデータに書換え、
その後作業用ブロツクの内容を特定ブロツクに転
送した後、変換テーブル内の作業用ブロツクの実
効アドレスを示すデータを特定ブロツクの実効ア
ドレスを示すデータに再度書換えて行なうことを
特徴とするマルチプロセツサシステムの制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223297A JPS59112357A (ja) | 1982-12-20 | 1982-12-20 | マルチプロセツサシステムの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223297A JPS59112357A (ja) | 1982-12-20 | 1982-12-20 | マルチプロセツサシステムの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112357A JPS59112357A (ja) | 1984-06-28 |
| JPS6310468B2 true JPS6310468B2 (ja) | 1988-03-07 |
Family
ID=16795929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223297A Granted JPS59112357A (ja) | 1982-12-20 | 1982-12-20 | マルチプロセツサシステムの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112357A (ja) |
-
1982
- 1982-12-20 JP JP57223297A patent/JPS59112357A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112357A (ja) | 1984-06-28 |
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