JPS63106988A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、磁気バブル素子、電荷結合型素子等のシフト
レジスタ状の記憶素子を基本構成要素として構成され、
部分書き込み、部分読み出しが可能なメモリの誤り検出
の制御方式に関する。

〔従来の技術〕

第３図は従来の構成であるル＋１個のバブルチップ随０
〜Ｎｌ１３からなる磁気バブルメモリユニット構成を示
すもので、１は情報の格納及び転送を行なうマイナルー
ブ（第１の情報ループ）、２は情報の読み出し、書き込
みを行なうための転送を行なうメジャループ（第２の情
報ループ）、５は情報の読み出しを行なうディテクタ、
４は情報の消去及び書き込みを行なうパズル消去発生器
、５はＮＩＯからＮＩｌルまでのル＋１個の情報に付加
される垂直パリティ付加ビットである。６は予備マイナ
ルーブ＋（ｍ−３）から≠ｍのうち＋−に書き込まれた
１バブルチツプの１ブロツク情報（−＝−３）ビットに
対する誤り検出のために書き込まれた水平パリティ付加
ビットである。第４図において、１〜４．６は第３図の
同一符号の構成物と同じものである。第３図、第４図忙
おいて、マイナループは≠０〜−４ＰＣｍ−０）のルー
プが最初からの使用を予定されたもの、≠＜ｍ−３＞〜
≠薄が予備ループであり、また、Ｎｌ１Ｏ〜ｍｘ（ｘ≦
ｆｉ　−２）のチップが最初からの使用を予定されたも
のｍ（ｘ−Ｍ　）　〜ｍ（ｒｃ−１）が予備チップ、Ｎ
ａｎは垂直パリティチェ、りを行なうためのチップであ
る。

これらの水平パリティ付加ロビット６及び前記垂直ハリ
ティ付加ビット５は、いずれかのバブルチップの＋（７
ａ−２）マイナループに欠陥が生じている時、あるいは
Ｎａｎチップに欠陥が生じているときは、それぞれ４ｐ
（ｍ−３）、＋（ｍ−ｔ　）。

弁ｍのマイナループ、あるいは１ＩＫＬ（Ｘ＋、１）〜
階（ｎ−１）チップが代りに使用される。

第５図は第３図に示した磁気パズルメモリユニット複数
個で構成される磁気パズルメモリ制御回路を示しており
、７は第３図忙示した磁気バブルメモリユニット、８は
読み出し時に任意の１ブロック単位にパリティチェック
を行なう水平パリティチェック回路、９は書き込み、読
み出し時に任意の１ブロック単位のパリティビットを発
生する水平ハリティ発生回路、１０は読み出し時に任意
の１情報単位についてパリティチェックを行なう垂直パ
リティチェック回路、１１は書き込み、読み出し時に任
意の１情報単位のパリティビットを発生する垂直パリテ
ィ発生回路、１２は前記パリティチェック及び欠陥ルー
プ情報に関する制御、タイミング制御等、磁気バブルメ
モリユニットに対する情報の読み書きの制御を行なう制
御回路である。

第５図において、読み出しの場合、アクセス要求のあっ
た磁気パズルメモリユニ、）７に対し、単一もしくは複
数の水平および垂直パリティ発生回路９．１１に：より
パリティビットを発生させ、磁気バブルメモリユニット
７より読み出されたパリティビット単数もしくは複数の
水平、垂直パリティチェ、り回路８．１０において比較
され、誤り検出を行なう、そして、誤り検出の結果忙応
じ制御回路１２より再ブロツク転送等の制御を行なう。

また書き込みの場合は、アクセス要求のあった磁気バブ
ルメモリユニット７に対し、単数もしくは複数の水平及
び垂直パリティ発生回路９．１１によりパリティビット
を発生させ、書き込むべき情報にそれぞれ水平パリティ
ビット情報及び垂直パリティビット情報を付加して制御
回路１２の制御のもとに’ｊＭＦき込む。

前記パリティチェック回路８．１０および発生回路９．
１１としては、第６図に例示するような構成の一般のパ
リティチェック／パリティ発生回路が用いられる。第５
図において、奇数パリティ発生の場合］）ｏ　ｔ　ＤＢ
を常時それぞれ％１〃２％０〃に固定し、Ａ−Ｇがデー
タビット、Ｈがパリティ付加ビットとなる。この回路に
おいて、これをパリティ発生回路として用いる場合は、
ＩＩを常時％Ｏ〃にセットすれば０ＵＴＯに付加ビット
が発生する◎図示のＡ−Ｇのデータ構成すなわち％１〃
のビットが偶数の場合は、　０１）ＴＯはＸＱ“となり
、これか付ｒビットとなる。

一方、゛この回路をパリティチェック回路として用いる
場合は、パリティピッ）Ｈな含むデータＡ〜Ｈを入力し
、０ＵＴｏを監視し、その結果と設定されているパリテ
ィ情報と比較し、これによってパリティチェックを行な
う。

第５図に示した制御回路１２においては、偶／奇ハリテ
ィの設定、１ブロツクデータの量の設定、計数等を行な
う。

〔発明が解決しようとする問題点〕

しかし、従来の水平パリティチェック方法では、第７図
に示すように水平パリティ付加一ビツト６を予備ループ
の最後尾に備え付けであるため、所望のデータと水平パ
リティ付加ビット６との間に予備ループ４１：（ｎＬ−
１）〜ネ（風−３）が存在し欠陥ループ１３が存在する
と、第７図の斜線部のように予備ループ数が変動する。

そのため、予備ループを考慮して、水平パリティ付加ビ
ット６へのパリティデータの検出、チェックおよび付加
を行なわなければならず制御が複雑忙なると云う要因が
あった。

本発明゛の目的は、上記した従来技術の問題点をなくシ
、水平パリティ付加ビットへのパリティデータの検出チ
ェックおよび付加に対する制御を容易にし、且つ水平パ
リティチＸ、ｙり処理速度を向上させたメモリ制御方式
を提供することにある。

〔問題点を解決するための手段〕

上記目的は、水平方向の所望のデータの直後の予備ルー
プを水平パリティ付加ビットとして使用することにより
達成される。

〔作用〕

本発明のメモリ制御方式は、水平方向の所望のデータの
直後の予備ループを水平パリティ付加ビットとして使用
することで水平パリティ付加ビットへのハリティデータ
の検出、チェックおよび付加に対する制御を容易圧する
。

〔実施例〕

以下、本発明の一実施例を第１図および第２図を用いて
説明する。

第１図において・１〜６は第２図に示す同一符号の構成
物を同じもので、その動作も前述した第５図乃至第７図
の説明と同じなので省略する。ここで、第１図は、ル＋
１個のバプルチ、７”ｌｌ＆Ｌ　Ｏ〜Ｎ１３からなる磁
気バブルメモリユニットを示すものである。

第２図は第１図に示す実施例の概念を示す説明図であり
、磁気バブルユニットのマイナループを平面的に示した
ものである０図示するように１第２図においては、バブ
ルチップＮＮ１１ＬＯ−ルのマイナループに部分的な欠
陥ループ１５が存在している。このとき、欠陥ループを
予備ループ＋（−−３）〜−１７ｐｍを用いて補正する
訳であるが、この場合、水平パリティ付加ビットは欠陥
ループ１３の存在しないバブルチップ随０〜随ルについ
ては図中６で示す配置となり、欠陥ループ１３の存在す
る磁気バブルチップＮ［Ｌ３については図中１４で示す
配置になっている。このように、一般に欠陥ループの存
在するバブルチップと欠陥ループの存在しないバブルチ
ップでは、異なる予備チップに水平パリティ付加ビット
が配置される。その結果水平パリティ付加ビットは異な
るタイミングで読み出されることになる。

〔発明の効果〕

本発明によれば、従来方式に比べ水平パリティ付加ビッ
トへのパリティデータの検出、チェックおよび付加に対
する制御が容易にでき、ある情報単位について誤りが検
出されたとき、どのビットに誤りがあるかをただちに検
出することができ、しかも水平パリティチェックを行な
うに予備ループを有効に利用しているので、それ程余物
蓋を増すことなくかつ従来以上に早いアクセス時間で誤
り検出を行なうことかでさる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す磁気バブルユニット
構成図、第２図は第１図に示す実施例の概念を示す説明
図、第３図は従来の磁気バブルメモリ装置のメモリユニ
ット部の構成図、第４図は第３図のユニットのうちの１
つのバプルチッ７’ヲ示す構成図、第５図は従来のメモ
リ制御方式を実現した回路の構成例を示す図、第６図は
従来のパリティチェックおよびパリティ発生回路の一例
を示す回路図、第７図は第３図に示す従来の実施例の概
念を示す説明図である。 符号の説明 １・・・マイナループ、２・・・メジャループ、３川デ
イテクタ、４・・・バブル消去発生器、５・・・垂直パ
リティ付加ロビッ）、＜Ｓ、１４・・・水平パリティ付
加ロビット、７・・・磁気バブルメモリユニット、８・
・・水平パリティチェック回路、９・・・水平パリティ
発生回路１１０・・・垂直パリティチェック回路、１１
・・・垂直パリティ発生回路、１２・・・制御回路、１
３・・・欠陥ループ 栴　ｌ　図 躬　２　図 嶌　３　図 躬苓図 ４１□Ｊ１−２　旬４２町初 塔５図 栴　６　図 栴　７　図

Claims (1)

【特許請求の範囲】
1. １、シフトレジスタ状メモリからなる複数の第１の情報
   ループと該第１の情報ループに対して情報の書き込み読
   み出しを行なうシフトレジスタ状メモリからなる第２の
   情報ループとを１つの構成単位とし、該構成単位複数個
   で構成されるメモリユニットからなり、前記メモリユニ
   ットの各構成単位から同一タイミングで読み出され又は
   書き込まれる複数ビットを単位情報とする可変長データ
   の部分書き込み、部分読み出し可能なメモリ装置におい
   て、前記単位情報単位に誤り検出を行なうための垂直チ
   ェックビットを設けると共に、複数の単位情報について
   同一位置のビットをそれぞれ１ブロック単位とした情報
   の誤り検出を行なうための水平チェックビットを前記各
   ブロック中に設け、異なるタイミングで誤り検出を行な
   うことを特徴とするメモリ制御方式。