JPS63113493A - ブリンキング表示制御方式 - Google Patents
ブリンキング表示制御方式Info
- Publication number
- JPS63113493A JPS63113493A JP61259153A JP25915386A JPS63113493A JP S63113493 A JPS63113493 A JP S63113493A JP 61259153 A JP61259153 A JP 61259153A JP 25915386 A JP25915386 A JP 25915386A JP S63113493 A JPS63113493 A JP S63113493A
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- JP
- Japan
- Prior art keywords
- blinking
- display
- memory
- bitmap
- control
- Prior art date
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- Pending
Links
- 230000004397 blinking Effects 0.000 title claims description 51
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はブリンキング表示制御方式に関し、特にデータ
表示装置におけるブリンキング表示制御方式に関する。
表示装置におけるブリンキング表示制御方式に関する。
従来技術
従来、ビットマツプ方式による表示装置では、ＣＲＴ
（陰極線管）上の１ドツトをメモリ上の数ビットに対応
させ（以下、本メモリをビットマツプメモリと呼ぶ）、
ＣＰＵがビットマツプメモリに表示する内容をＣＲＴ上
のドツト単位に書き込み、表示部がそのビットマツプメ
モリを逐次読出すことにより表示を行うようになってい
る。
（陰極線管）上の１ドツトをメモリ上の数ビットに対応
させ（以下、本メモリをビットマツプメモリと呼ぶ）、
ＣＰＵがビットマツプメモリに表示する内容をＣＲＴ上
のドツト単位に書き込み、表示部がそのビットマツプメ
モリを逐次読出すことにより表示を行うようになってい
る。
上述した従来のビットマツプ表示装置においては、ビッ
トマツプメモリ上の内容をＣＲＴに表示させつつブリン
キングを実現する場合、一定周期でビットマツプメモリ
の内容を書き替えなければならず、そのためにＣＰＵの
負荷が大きくなるという欠点がある。
トマツプメモリ上の内容をＣＲＴに表示させつつブリン
キングを実現する場合、一定周期でビットマツプメモリ
の内容を書き替えなければならず、そのためにＣＰＵの
負荷が大きくなるという欠点がある。
発明の目的
本発明は上記従来方式の欠点を解決すべくなされたもの
であって、その目的とするところは、ＣＰＵの負荷を大
きくすることなくブリンキング制御が可能なブリンキン
グ表示制御方式を提供することにある。
であって、その目的とするところは、ＣＰＵの負荷を大
きくすることなくブリンキング制御が可能なブリンキン
グ表示制御方式を提供することにある。
ｍ戊
本発明によれば、表示製買上の各表示ドツトに対応した
表示用のビットマツプメモリを有するビットマツプ表示
装置におけるブリンキング表示制御方式であって、ブリ
ンキング指示情報が格納されたブリンキング制御メモリ
と、ブリンキングの周期を定めるブリンキング周期制御
部とを設け、前記ブリンキング指示情報によってブリン
キング指示されている前記ビットマツプメモリの対応デ
ータを前記ブリンキング周期制御部からの周期に応じて
オンオフ制御するようにしたことを特徴とするブリンキ
ング表示制御方式が得られる。
表示用のビットマツプメモリを有するビットマツプ表示
装置におけるブリンキング表示制御方式であって、ブリ
ンキング指示情報が格納されたブリンキング制御メモリ
と、ブリンキングの周期を定めるブリンキング周期制御
部とを設け、前記ブリンキング指示情報によってブリン
キング指示されている前記ビットマツプメモリの対応デ
ータを前記ブリンキング周期制御部からの周期に応じて
オンオフ制御するようにしたことを特徴とするブリンキ
ング表示制御方式が得られる。
Ｘ豊１
次に、本発明について図面を参照して説明する。
図は本発明の実施例のブロック図である。１は図示Ｕぬ
ＣＲＴ上の各ドツトの表示内容を記憶するビットマツプ
メモリ、２はビットマツプメモリ１の各ドツトに対応し
たブリンキング指示情報を記憶するブリンキング制御メ
モリ、３はブリンキングの周期信号を発生させるブリン
キング周期制御部、４はビットマツプメモリ１から読出
された内容にブリンキング制御メモリ２から読出された
ブリンキング指示情報を付加するブリンキング制御部、
５はＣＲＴの表示位置に対応したビットマツプメモリ１
及びブリンキング制御メモリ２の各内容を読出すための
アドレス及び読出し信号を発生させる表示位置制御部で
ある。
ＣＲＴ上の各ドツトの表示内容を記憶するビットマツプ
メモリ、２はビットマツプメモリ１の各ドツトに対応し
たブリンキング指示情報を記憶するブリンキング制御メ
モリ、３はブリンキングの周期信号を発生させるブリン
キング周期制御部、４はビットマツプメモリ１から読出
された内容にブリンキング制御メモリ２から読出された
ブリンキング指示情報を付加するブリンキング制御部、
５はＣＲＴの表示位置に対応したビットマツプメモリ１
及びブリンキング制御メモリ２の各内容を読出すための
アドレス及び読出し信号を発生させる表示位置制御部で
ある。
ビットマツプメモリ１及びブリンキング制御メモリ２か
ら読出されたデータはブリンキング制御部４に送られる
。ブリンキング制御メモリ２から読出されたデータの１
ビツトはＣＲＴ上の１ドツトに対応している。ブリンキ
ング制御部４では、ブリンキング制御メモリ２からのデ
ータとブリンキング周期制御部３からのデータをもとに
ビットマツプメモリ１からのデータの制御を行う。
ら読出されたデータはブリンキング制御部４に送られる
。ブリンキング制御メモリ２から読出されたデータの１
ビツトはＣＲＴ上の１ドツトに対応している。ブリンキ
ング制御部４では、ブリンキング制御メモリ２からのデ
ータとブリンキング周期制御部３からのデータをもとに
ビットマツプメモリ１からのデータの制御を行う。
具体的には、ブリンキング周期制御部３からはブリンキ
ング周期の１／２の長さのＯＨとパ１″のデータが交互
に送出される。ブリンキング制御メモリ２から読出され
たデータがＯＩ＋のときは、ビットマツプメモリ１から
読出された内容をそのままＣＲＴ導出用端子６に送出す
る。ブリンキング制御メモリ２からのデータが１″のと
きは、ビットマツプメモリ１から読出された内容とブリ
ンキング周期制御部４からの信号とがアンド処理されて
端子６に送出される。端子６はＣＲＴへ接続され、その
内容によりＣＲＴにデータが表示される。
ング周期の１／２の長さのＯＨとパ１″のデータが交互
に送出される。ブリンキング制御メモリ２から読出され
たデータがＯＩ＋のときは、ビットマツプメモリ１から
読出された内容をそのままＣＲＴ導出用端子６に送出す
る。ブリンキング制御メモリ２からのデータが１″のと
きは、ビットマツプメモリ１から読出された内容とブリ
ンキング周期制御部４からの信号とがアンド処理されて
端子６に送出される。端子６はＣＲＴへ接続され、その
内容によりＣＲＴにデータが表示される。
こうすることにより、ブリンキング制御メモリ２にブリ
ンキング指示情報を、またブリンキング周期制御部３に
てブリンキングの周期指示情報を夫々予め指定しておく
だけで、ブリンキングの表示制御が可能となる。よって
、ＣＰｕに対してブリンキングのための負荷が何等加わ
ることはないので、ＣＰＵの処理能力をみかけ上向上さ
せることができるのである。
ンキング指示情報を、またブリンキング周期制御部３に
てブリンキングの周期指示情報を夫々予め指定しておく
だけで、ブリンキングの表示制御が可能となる。よって
、ＣＰｕに対してブリンキングのための負荷が何等加わ
ることはないので、ＣＰＵの処理能力をみかけ上向上さ
せることができるのである。
発明の効果
叙上の如く、本発明によれば、ＣＲＴの各ドツトに対応
したブリンキング指示情報の格納用メモリを付加するこ
とにより、ビットマツプメモリ表示にブリンキングの機
能を容易に追加できることになり、ＣＰＵの負荷を軽減
できるという効果を有する。
したブリンキング指示情報の格納用メモリを付加するこ
とにより、ビットマツプメモリ表示にブリンキングの機
能を容易に追加できることになり、ＣＰＵの負荷を軽減
できるという効果を有する。
図は本発明の実施例のブロック図である。
主要部分の符号の説明
Claims (1)
- 表示装置上の各表示ドットに対応した表示用のビットマ
ップメモリを有するビットマップ表示装置におけるブリ
ンキング表示制御方式であって、ブリンキング指示情報
が格納されたブリンキング制御メモリと、ブリンキング
の周期を定めるブリンキング周期制御部とを設け、前記
ブリンキング指示情報によつてブリンキング指示されて
いる前記ビットマップメモリの対応データを前記ブリン
キング周期制御部からの周期に応じてオンオフ制御する
ようにしたことを特徴とするブリンキング表示制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259153A JPS63113493A (ja) | 1986-10-30 | 1986-10-30 | ブリンキング表示制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259153A JPS63113493A (ja) | 1986-10-30 | 1986-10-30 | ブリンキング表示制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63113493A true JPS63113493A (ja) | 1988-05-18 |
Family
ID=17330074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61259153A Pending JPS63113493A (ja) | 1986-10-30 | 1986-10-30 | ブリンキング表示制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63113493A (ja) |
-
1986
- 1986-10-30 JP JP61259153A patent/JPS63113493A/ja active Pending
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