JPS63113604A - 複数のプログラマブルコントロ−ラの接続方式 - Google Patents
複数のプログラマブルコントロ−ラの接続方式Info
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- JPS63113604A JPS63113604A JP25682986A JP25682986A JPS63113604A JP S63113604 A JPS63113604 A JP S63113604A JP 25682986 A JP25682986 A JP 25682986A JP 25682986 A JP25682986 A JP 25682986A JP S63113604 A JPS63113604 A JP S63113604A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のプログラマブルコントローラ（以下ｐｃ
と略称する）間でデータの相互授受を行う場合の接続方
式に間するものである。
と略称する）間でデータの相互授受を行う場合の接続方
式に間するものである。
従来、複数のＰＣが互いにデータの授受を行う場合、例
えば第２図に示すようにＰＣＩの出力モジュールＯＭ、
を電線ｊ２．でＰＣ２の入力モジュールＩＭｚに接続し
、ＰＣ２の出力モジュールＯＭ ｚを電線β２でＰＣＩ
の入力モジュールＩＭ。
えば第２図に示すようにＰＣＩの出力モジュールＯＭ、
を電線ｊ２．でＰＣ２の入力モジュールＩＭｚに接続し
、ＰＣ２の出力モジュールＯＭ ｚを電線β２でＰＣＩ
の入力モジュールＩＭ。
に接続するか、あるいは第３図に示すように、上位に計
算機ＭＣＰＵを配置し、この計算機ＭＣＰＵに各ＰＣを
接続して各ＰＣのデータを先ず計算機ＭＣＰＵに収集し
、その後各ＰＣに分配するという方法が採られている。
算機ＭＣＰＵを配置し、この計算機ＭＣＰＵに各ＰＣを
接続して各ＰＣのデータを先ず計算機ＭＣＰＵに収集し
、その後各ＰＣに分配するという方法が採られている。
ところが第２図に示した方法は、入出カモジュール同志
を実配線で接続する方法であるため、授受するデータ景
が増大すると配線工数の著しい増大を招くばかりでなく
、２台以上のＰＣの共通信号の場合は出力モジュールと
入力モジュールを直接接続できない場合がある。
を実配線で接続する方法であるため、授受するデータ景
が増大すると配線工数の著しい増大を招くばかりでなく
、２台以上のＰＣの共通信号の場合は出力モジュールと
入力モジュールを直接接続できない場合がある。
また第３図に示した方法は、データ授受の速度がｐｃの
通信応答速度に依存するため、低速であリ、しかも計算
機ＭＣＰＵ側にＰＣのプロトコルに合わせた通信プログ
ラムとデータの収集・分配のプログラムが必要となる。
通信応答速度に依存するため、低速であリ、しかも計算
機ＭＣＰＵ側にＰＣのプロトコルに合わせた通信プログ
ラムとデータの収集・分配のプログラムが必要となる。
また、入出力データの伝達に緊急を要する場合、入出力
データはＰＣの論理解読の結果として得られるものであ
るため、ＰＣのスキャンに必ず影響され、応答性が悪い
という問題があった。
データはＰＣの論理解読の結果として得られるものであ
るため、ＰＣのスキャンに必ず影響され、応答性が悪い
という問題があった。
そこで本発明は、複数のＰＣの相互接続を容易に行なう
ことができ、しかも高速に各ＰＣ間のデータの授受を行
なうことができ、しかも一箇所で集中的に割付けを行う
ことができると共に、緊急度を要するデータをＰＣのス
キャンに関係なく高速に伝達することができるＰＣの接
続方式を提供しようとするものである。
ことができ、しかも高速に各ＰＣ間のデータの授受を行
なうことができ、しかも一箇所で集中的に割付けを行う
ことができると共に、緊急度を要するデータをＰＣのス
キャンに関係なく高速に伝達することができるＰＣの接
続方式を提供しようとするものである。
本発明は上記の問題点を解決するためになされたもので
、各プログラマブルコントローラに夫々Ｉ／Ｏバスを介
してＣＰＵＳＲＯＭＳＲＡＭ。
、各プログラマブルコントローラに夫々Ｉ／Ｏバスを介
してＣＰＵＳＲＯＭＳＲＡＭ。
Ｉ ／ ＯＲＡＭ、 Ｉ ／Ｏハスインタフエース、
Ｉ／Ｏバスインタフェース制御部及び通信部を具備した
リンクユニットを接続し、前記リンクユニットの１つに
更に分配則メモリ と 外部入力インタフェース を
装備すると共に、各リンクユニットの通信部 を 伝送
路を介して接続したものである。
Ｉ／Ｏバスインタフェース制御部及び通信部を具備した
リンクユニットを接続し、前記リンクユニットの１つに
更に分配則メモリ と 外部入力インタフェース を
装備すると共に、各リンクユニットの通信部 を 伝送
路を介して接続したものである。
そして、前記リンクユニットは、互いに１本又は１対の
双方向の伝送路で接続され、各々が装着されたＰＣから
の出力データを予めプログラムされた分配則に則って他
のリンクユニットに伝送路を介して送信し、データを受
信したリンクユニットは、受信データを自身が装着され
ているＰＣの入力データとする機能を備えると共に、Ｐ
Ｃの入出力データのみでなく、外部からのデータを外部
入力インタフェースを介して直接とり込み、その状態の
変化を検出すると直ちに各局（スレーブユニット）へ−
斉放送にて通知を行なう機能を備えたものである。
双方向の伝送路で接続され、各々が装着されたＰＣから
の出力データを予めプログラムされた分配則に則って他
のリンクユニットに伝送路を介して送信し、データを受
信したリンクユニットは、受信データを自身が装着され
ているＰＣの入力データとする機能を備えると共に、Ｐ
Ｃの入出力データのみでなく、外部からのデータを外部
入力インタフェースを介して直接とり込み、その状態の
変化を検出すると直ちに各局（スレーブユニット）へ−
斉放送にて通知を行なう機能を備えたものである。
したがって、特殊な通信プログラムや複雑な実配線を必
要とせず、複数のＰＣ間の相互のデータ授受が容易且つ
高速に行なえると共に、緊急度を要するデータをＰＣの
スキャンに関係なく高速に伝達することが可能である。
要とせず、複数のＰＣ間の相互のデータ授受が容易且つ
高速に行なえると共に、緊急度を要するデータをＰＣの
スキャンに関係なく高速に伝達することが可能である。
第１図は本発明の実施例を示すもので、／Ｏ０及び／Ｏ
１．／Ｏ２・・・・・・はＩ／ＯバスＬ。を介して夫々
のＰＣＩ、ＰＣ２，ＰＣ３・・・・・・に接続され、通
信部１９を伝送路りに接続したマスタリンクユニット及
びスレーブリンクユニットである。
１．／Ｏ２・・・・・・はＩ／ＯバスＬ。を介して夫々
のＰＣＩ、ＰＣ２，ＰＣ３・・・・・・に接続され、通
信部１９を伝送路りに接続したマスタリンクユニット及
びスレーブリンクユニットである。
マスクリンクユニット／Ｏ０は、マイクロプロセッサで
あるＣＰＵ１１と、動作を規定する制御プログラムが格
納されているＲＯＭ１２、作業メモリであるＲＡＭＩ
３、ＰＣへの入出力データを格納するＩ／ＯＲＡＭ１６
、ＰＣのＩ／ＯバスＬ０とＩｌｏＲＡＭＩ ６を接続す
る。Ｉ／Ｏバスインタフェース１７と、Ｉ／Ｏバス制御
部１８と、データの分配則を格納している分配則メモリ
１４と、それを保持するバフテリ１５と、外部インタフ
ェース２０および伝送路りを介してデータ送受信を行な
う通信部１９より構成されている。
あるＣＰＵ１１と、動作を規定する制御プログラムが格
納されているＲＯＭ１２、作業メモリであるＲＡＭＩ
３、ＰＣへの入出力データを格納するＩ／ＯＲＡＭ１６
、ＰＣのＩ／ＯバスＬ０とＩｌｏＲＡＭＩ ６を接続す
る。Ｉ／Ｏバスインタフェース１７と、Ｉ／Ｏバス制御
部１８と、データの分配則を格納している分配則メモリ
１４と、それを保持するバフテリ１５と、外部インタフ
ェース２０および伝送路りを介してデータ送受信を行な
う通信部１９より構成されている。
これに対し、スレーブリンクユニット／Ｏ１゜／Ｏ２・
・・・・・は、分配則メモリ１４とバッテリ１５及び外
部入力インタフェース２０がないのみで、他はマスクリ
ンクユニット／Ｏ０と同じ構成である。
・・・・・は、分配則メモリ１４とバッテリ１５及び外
部入力インタフェース２０がないのみで、他はマスクリ
ンクユニット／Ｏ０と同じ構成である。
（１）マスクリンクユニット／Ｏ０の６作（ａ）ＰＣと
のデータの授受 マスクリンクユニット／Ｏ０とこのマスクリンクユニッ
ト／Ｏ０を接続したＰＣＩとのデータの授受は、Ｉ／Ｏ
バスＬ０を介してＩ ／ ＯＲＡ Ｍ１６との間で行な
われる。ＰＣＩは出力データをＩ／ＯバスＬ０よりＩ／
Ｏバスインタフェース１７を介してＩ／ＯＲＡＭ１６の
出力データ領域に書き込む。入力データはＩ／ＯＲＡＭ
１６の入力データ領域をＰＣＩがＩ／Ｏバスインタフェ
ース１７を介して読み出すことにより得られる。
のデータの授受 マスクリンクユニット／Ｏ０とこのマスクリンクユニッ
ト／Ｏ０を接続したＰＣＩとのデータの授受は、Ｉ／Ｏ
バスＬ０を介してＩ ／ ＯＲＡ Ｍ１６との間で行な
われる。ＰＣＩは出力データをＩ／ＯバスＬ０よりＩ／
Ｏバスインタフェース１７を介してＩ／ＯＲＡＭ１６の
出力データ領域に書き込む。入力データはＩ／ＯＲＡＭ
１６の入力データ領域をＰＣＩがＩ／Ｏバスインタフェ
ース１７を介して読み出すことにより得られる。
また、外部入力インタフェース２０を有するマスタリン
クユニット／Ｏ０は、外部入力インタフェース２０に接
続された接点信号Ａの状態変化をＣＰＵ１１が検出する
と、直ちに全スレーブリンクユニットｔｏｉ、／Ｏ２・
・・・・・にその外部入力信号の状態を送信する。この
入力は、通常時もマスクリンクユニット／Ｏ０の入力デ
ータとしてスレーブリンクユニット／Ｏ１，／Ｏ２・・
・・・・へ送信されており、状態変化が発生した時のみ
、特権で通常シーケンスを中断して情報を送るものであ
る。
クユニット／Ｏ０は、外部入力インタフェース２０に接
続された接点信号Ａの状態変化をＣＰＵ１１が検出する
と、直ちに全スレーブリンクユニットｔｏｉ、／Ｏ２・
・・・・・にその外部入力信号の状態を送信する。この
入力は、通常時もマスクリンクユニット／Ｏ０の入力デ
ータとしてスレーブリンクユニット／Ｏ１，／Ｏ２・・
・・・・へ送信されており、状態変化が発生した時のみ
、特権で通常シーケンスを中断して情報を送るものであ
る。
申） 通信処理
マスタリンクユニット／Ｏ０は、各スレーブリンクユニ
ット１（）１．／Ｏ２・・・・・・からデータを収集し
、それを分配則メモリ１４に格納されている情報に基き
、各スレーブリンクユニット／Ｏ１゜／Ｏ２・・・・・
・への送信データを組み立て、各スレーブリンクユニッ
ト／Ｏ１，／Ｏ２・・・・・・へ送信する。
ット１（）１．／Ｏ２・・・・・・からデータを収集し
、それを分配則メモリ１４に格納されている情報に基き
、各スレーブリンクユニット／Ｏ１゜／Ｏ２・・・・・
・への送信データを組み立て、各スレーブリンクユニッ
ト／Ｏ１，／Ｏ２・・・・・・へ送信する。
同時に、マスタリンクユニット／Ｏ０が接続されている
ｐｃへの入力データをＩ／ＯＲＡＭ１６の入力データ領
域に書き込む。
ｐｃへの入力データをＩ／ＯＲＡＭ１６の入力データ領
域に書き込む。
尚、スレーブリンクユニット／Ｏ１からの受信データは
、スレーブリンクユニット／Ｏ１が接続されているＰＣ
２の出力データである。また、マスクリンクユニット／
Ｏ０からスレープリンタユニット／Ｏ１への送信データ
は、スレーブリンクユニット／Ｏ１が接続されているＰ
Ｃ２の入力データである。
、スレーブリンクユニット／Ｏ１が接続されているＰＣ
２の出力データである。また、マスクリンクユニット／
Ｏ０からスレープリンタユニット／Ｏ１への送信データ
は、スレーブリンクユニット／Ｏ１が接続されているＰ
Ｃ２の入力データである。
（２） スレーブリンクユニットの動作（ａ）ＰＣ２
とのデータの授受 マスクリンクユニット／Ｏ０の場合とまったく同じであ
る。
とのデータの授受 マスクリンクユニット／Ｏ０の場合とまったく同じであ
る。
（ｂｌ 通信処理
マスタリンクユニット／Ｏ０からのデータ要求を受信す
ると、スレーブリンクユニット／Ｏ１はＩ／ＯＲＡＭ１
６の出力データ領域を読み出して送信データを組み立て
、マスタリンクユニット／Ｏ０へ伝送路りを介して送信
する。またマスタリンクユニット／Ｏ０から送られてく
るＰＣ２への入力データは、ＩｌｏＲＡＭＩ ６の入力
データ領域に書き込まれる。
ると、スレーブリンクユニット／Ｏ１はＩ／ＯＲＡＭ１
６の出力データ領域を読み出して送信データを組み立て
、マスタリンクユニット／Ｏ０へ伝送路りを介して送信
する。またマスタリンクユニット／Ｏ０から送られてく
るＰＣ２への入力データは、ＩｌｏＲＡＭＩ ６の入力
データ領域に書き込まれる。
以上、述べたマスクリンクユニット／Ｏ０とスレーブリ
ンクユニット／Ｏ１の「ＰＣとのデータ授受」、「通信
処理」は非同期に行なわれている。
ンクユニット／Ｏ１の「ＰＣとのデータ授受」、「通信
処理」は非同期に行なわれている。
従って、どちらか一方の処理の遅滞により、他の処理の
実行が遅延することはない。たとえば、ＰＣの入出カサ
−ビスが行なわれなくなった場合でも、「ＰＣとのデー
タ授受」が実行されないのみであり、「通信処理」は継
続して行なわれる。
実行が遅延することはない。たとえば、ＰＣの入出カサ
−ビスが行なわれなくなった場合でも、「ＰＣとのデー
タ授受」が実行されないのみであり、「通信処理」は継
続して行なわれる。
この場合、入出カサ−ビスを行なっていないＰＣからの
出力データは、サービス停止直前のデータかあるいは、
すべて「０」データとなる。（この選択は制御プログラ
ムに依存する） 本実施例では、相互の接続形態はマスク・スレーブ形と
なり、通信の主導権はマスクリンクユニット／Ｏ０にあ
る。
出力データは、サービス停止直前のデータかあるいは、
すべて「０」データとなる。（この選択は制御プログラ
ムに依存する） 本実施例では、相互の接続形態はマスク・スレーブ形と
なり、通信の主導権はマスクリンクユニット／Ｏ０にあ
る。
各スレーブリンクユニット／Ｏ１，／Ｏ２・・・・・・
のデータはすべて一旦マスクリンクユニット／Ｏ０に集
められ、分配則により各スレーブリンクユニット／Ｏ１
，／Ｏ２・・・・・・のＩｌｏＲＡＭＩ６を通して各Ｐ
Ｃへ入力データとして渡される。
のデータはすべて一旦マスクリンクユニット／Ｏ０に集
められ、分配則により各スレーブリンクユニット／Ｏ１
，／Ｏ２・・・・・・のＩｌｏＲＡＭＩ６を通して各Ｐ
Ｃへ入力データとして渡される。
以上、発明したように、本発明はＰＣのＩ／Ｏバスと接
続できるリンクユニットにより、ＰＣのスキャンにまっ
たく無関係に、Ｉ／Ｏデータベースで各ＰＣ間の相互の
データ授受を可能にするものである。ＰＣのＩ／Ｏバス
と接続できることにより、ＰＣ側を相互接続するための
変更の必要や、上位に計算機を配置し専用のプログラム
を準備する必要はまったくなくなるという効果がある。
続できるリンクユニットにより、ＰＣのスキャンにまっ
たく無関係に、Ｉ／Ｏデータベースで各ＰＣ間の相互の
データ授受を可能にするものである。ＰＣのＩ／Ｏバス
と接続できることにより、ＰＣ側を相互接続するための
変更の必要や、上位に計算機を配置し専用のプログラム
を準備する必要はまったくなくなるという効果がある。
また、リンクデータの割付けが一箇所に集中し、割付け
の柔軟性が飛躍的に向上できる。
の柔軟性が飛躍的に向上できる。
また緊急度を要するデータの伝達をＰＣの入力処理およ
びス、キャンによるディレィに影響されることなく行な
うことが可能である。
びス、キャンによるディレィに影響されることなく行な
うことが可能である。
第１図は本発明の実施例のブロック図、第２図及び第３
図は夫々従来の接続方式のブロック図である。 ＰＣＩ、ＰＣ２，、ＰＣ３，ＰＣＮ ・・・プログラマブルコントローラ １１・・・ＣＰＵ １２・・・ＲＯＭ １３・・・ＲＡＭ １４・・・分配則メモリ １５・・・バッテリ １６・・・ＩｌｏＲＡＭ １７・・・Ｉ／Ｏバスインタフェース １８・・・Ｉ／Ｏバスインタフェース制御部１９・・・
通信部 ２０・・・外部入力インタフェース ／Ｏ０・・・マスクリンクユニット ／Ｏ１・・・スレーブリンクユニット ／Ｏ２・・・スレーブリンクユニット Ｌｏ、Ｌ、＋ ・・・Ｉ／Ｏバス Ｌ・・・伝送路 第 ２ 図 第３図
図は夫々従来の接続方式のブロック図である。 ＰＣＩ、ＰＣ２，、ＰＣ３，ＰＣＮ ・・・プログラマブルコントローラ １１・・・ＣＰＵ １２・・・ＲＯＭ １３・・・ＲＡＭ １４・・・分配則メモリ １５・・・バッテリ １６・・・ＩｌｏＲＡＭ １７・・・Ｉ／Ｏバスインタフェース １８・・・Ｉ／Ｏバスインタフェース制御部１９・・・
通信部 ２０・・・外部入力インタフェース ／Ｏ０・・・マスクリンクユニット ／Ｏ１・・・スレーブリンクユニット ／Ｏ２・・・スレーブリンクユニット Ｌｏ、Ｌ、＋ ・・・Ｉ／Ｏバス Ｌ・・・伝送路 第 ２ 図 第３図
Claims (1)
- 各プログラマブルコントローラに夫々Ｉ／Ｏバスを介し
てＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、Ｉ／ＯＲＡＭ
１６、Ｉ／Ｏバスインタフェース１７、Ｉ／Ｏバスイン
タフェース制御部１８及び通信部１９を具備したリンク
ユニットを接続し、前記リンクユニットの１つに更に分
配則メモリ１４と外部入力インタフェース２０とプログ
ラミング手段を装備すると共に、各リンクユニットの通
信部１９を伝送路Ｌを介して接続したことを特徴とする
複数のプログラマブルコントローラの接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25682986A JPS63113604A (ja) | 1986-10-30 | 1986-10-30 | 複数のプログラマブルコントロ−ラの接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25682986A JPS63113604A (ja) | 1986-10-30 | 1986-10-30 | 複数のプログラマブルコントロ−ラの接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63113604A true JPS63113604A (ja) | 1988-05-18 |
Family
ID=17298005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25682986A Pending JPS63113604A (ja) | 1986-10-30 | 1986-10-30 | 複数のプログラマブルコントロ−ラの接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63113604A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5499886A (en) * | 1978-01-23 | 1979-08-07 | Toshiba Corp | Sequence controller |
| JPS5614306A (en) * | 1979-07-13 | 1981-02-12 | Toshiba Corp | Multicontroller control unit |
| JPS5739409A (en) * | 1980-08-15 | 1982-03-04 | Hitachi Ltd | Sequence display system |
| JPS5892006A (ja) * | 1981-11-27 | 1983-06-01 | Toshiba Corp | プログラマブルコントロ−ル装置 |
| JPS59114941A (ja) * | 1982-12-20 | 1984-07-03 | Matsushita Electric Ind Co Ltd | プログラマブルコントロ−ラ |
-
1986
- 1986-10-30 JP JP25682986A patent/JPS63113604A/ja active Pending
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