JPS63121966A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮果上■剋凧光竪 本発明は複写機等に搭載される制御装置、特に複数個の
ＣＰＵを内蔵する制御装置に関する。

来の（術及びその５　点 ホストＣＰＵと、該ホストＣＰＵと交信する複数個のス
レーブＣＰＵとを備えた制御装置は、所謂「マルチＣＰ
Ｕシステム」として複写機等に広く利用されている。

このようなマルチＣＰＵシステムを備えた複写機におい
て、電源投入時や紙詰まりの解消時等には、システムリ
セットを解除して全ＣＰＵを能動的状態とするといった
動作が行われる。

従来、このようなマルチＣＰＵシステムのシステムリセ
ットを解除する場合、全てのＣＰＵを同時にリセット解
除する構成とされているのであるが、リセット解除手段
の設計上の誤差、経時的な要因によって全てのＣＰＵが
同時にリセット解除される理想的状態は現出しがたく、
マスク側ＣＰＵが先にリセットされたり、或いは、何れ
か１個のスレーブＣＰＵが最先に能動的状態となり、次
いでホストＣＰＵが能動的状態となり、その後に残りの
スレーブＣＰＵが能動的状態となるといった事態がしば
しば生じていた。

しかして、このような場合、次の如き問題点がある。す
なわち、 ■ホス）ＣＰＵが能動的状態となって後、スレーブＣＰ
Ｕが能動的状態となると、ホストＣＰＵはスレーブＣＰ
Ｕにデータを送信しているにもかかわらず、スレーブＣ
ＰＵは受信することができず、結果としてスレーブＣＰ
Ｕはデータネ足となり、制御動作等に混乱を引き起こす
虞がある。

■何れか１個のスレーブＣＰＵが最先に能動的状態とな
り、次いでホストＣＰＵが能動的状態となり、その後に
他のスレーブＣＰＵが能動的状態となると、上記最先に
能動的状態となったスレーブＣＰＩＪはホストＣＰＵか
らのデータを全て取り込むことができるが、遅れて能動
的状態となった他のスレーブＣＰＵは■と同様な理由に
よりデータネ足となり、制御動作等に混乱を引き起こす
虞がある。

等の問題点があった。

本発明は従来のこのような問題点を解決して、マルチＣ
ＰＵシステムにおいて、上述のような制御動作等の混乱
が生じることのない制御装置を提供することを目的とす
る。

５　点を解決するための手 上記目的を達成するために本発明は、ホストＣＰＵと、
該ホストＣＰＵと交信する複数個のスレーブＣＰＵと、
上記ホストＣＰＵ及びスレーブＣＰＵのリセット状態を
解除するためのリセット解除手段とを具備した制御装置
において、上記リセット解除手段が、ホストＣＰＵに対
するリセット解除信号をスレーブＣＰＵに対するリセッ
ト解除信号より遅延して発する構成とされていることを
要旨としている。

作−一一一里 上記構成によれば、ホストＣＰＵに対するリセット解除
信号がスレーブＣＰＵに対するリセット解除信号より遅
延して発されるので、ホストＣＰＵが能動的状態となる
前に必ずスレーブＣＰＵが能動的状態となる。従ってホ
ストＣＰＵの送信データは全てスレーブＣＰＵに受信さ
れ、該制御装置は交信時にタイミングのズレ等も生じる
ことがない。

尚、上記リセット解除手段としては、リセット回路と遅
延回路とを組み合わせたものやＣＰＵに遅延回路を夫々
別個に接続しかつホス）ＣＰＵに接続される遅延回路の
時定数をスレーブＣＰＵに接続される遅延回路の時定数
よりも大きく設定したもの等があり、以下の実施例にお
いて詳述する。

去−隻一炎 第１図は、本発明の一例としての複写機等に搭載される
制御装置の概要を示す図であって、■はホストＣＰＵ、
２ａはスレーブＣＰＵの一例としてのコピー動作を受は
持つマスクＣＰＵ、２ｂは同じくスレーブＣＰＵの一例
としての光学系の制御を行なうスキャナｃｐｕを示す。

このような制御装置においては、まず操作パネル等の操
作部（不図示）からホストＣＰＵＩにデータ入力される
と該ホストＣＲＵＩに格納されたプログラムが実行に移
され、データバスＡを介してマスタＣＰＵ２ａ及びスキ
ャナＣＰＵ２ｂにデータが送信され、次いでマスクＣＰ
Ｕ２ａ及びスキャナＣＰＵ２　ｂに格納されたプログラ
ムが実行され、機械系及び光学系を制御すると共に、該
マスタＣＰＵ２ａ及び該スキャナＣＰＵ２　ｂは適宜ホ
ストＣＰＵＩにも機械系及び光学系の制御に対応する応
答を発し、操作部を制御するのである。

３は各ＣＰＵＩ、２ａ、２ｂのリセット状態を解除して
、該ＧＰＵ１．２ａ、２ｂを能動的状態にするためのリ
セット解除手段であって、上記各ＣＰＵＩ、２ａ、２ｂ
に接続されるリセット回路４と、該リセット回路４と上
記ホストＣＰＵＩとの間に介在される遅延回路５とから
なる。どの実施例において遅延回路５は抵抗Ｒ３とコン
デンサＣ２の充放電を利用したＣＲ時定数回路を用いて
いる。該遅延回路５と上記リセット回路４とは同一電源
Ｖｃｃに接続され、上記マスタＣＰＵ２ａ及び上記スキ
ャナＣＰＵ２　ｂにリセット解除信号が入力されて後、
上記ホストＣＰＵＩにリセット解除信号が人力される。

６は電源電圧監視ＩＣであって、入力電源電圧が低下し
た時リセット信号を出力するためのものである。また７
はバッファバッファアンプを示す。

以下、前記リセット解除手段３の具体的な回路動作につ
いて説明する。

先ず、電源が投入された時点では、上記各ｃｐＵ１．２
ａ、２ｂはリセット状態に維持されている。この時、電
源電圧監視ＩＣ６のリセット出力Ｒからは“Ｌ”レベル
の信号が出力されるため、マスタＣＰＵ及びスキャナＣ
ＰＵ２　ａ、２　ｂはリセット状態を持続する。また、
バンファアンプ７を通じてＣＲ時定数回路５のＰ点の電
位も“Ｌ”レベルに維持されるため、コンデンサＣ２は
充電を開始しない。従って、遅延回路５は動作せず、ホ
ストＣＰＵＩもリセット状態に保たれる。次に電源電圧
が立ち上がって後、電源監視ＩＣ６のタイミング・コン
デンサＣ１によって決定される時間を経過すると、リセ
ット出力Ｒが“Ｈ”レベルに転じ、ＣＰＵ２ａ、２ｂ及
び遅延回路５に加えられる。マスタＣＰＵ２ａ及びスキ
ャナＣＰＵ２ｂはこの“Ｈ”レベル信号によってリセッ
ト状態が解除される。一方、遅延回路５は、パフファア
ンブ７を通じてＰ点が“Ｈ”レベルに転じることにより
、コンデンサＣ２の充電を開始し、Ｃｍ　Ｒ３の時定数
によって決まる所定時間経過後、シュミットトリガ−回
路８を通じてホストＣＰＵのＲ端子に“Ｈ”レベルの信
号を加える。かくしてホストＣＰＵ１のリセット状態が
解除される。

このように本実施例によればリセット回路４のリセット
出力ＲからスレーブＣＰＵに対して同時にリセット解除
信号“Ｈ”レベルの信号が出力される一方、ホストＣＰ
Ｕ１には遅延回路５を介してリセット解除信号が出力さ
れるので、必ずホストＣＰＵＩのリセフトがスレーブＣ
ＰＵ２ａ、２ｂより後に解除されることとなり、ホスト
ＣＰＵ１から送信されるデータは全てマスタＣＰＵ２ａ
及びスキャナＣＰＵ２　ｂに受信され、所望の制御動作
を行なうことができる。

第２図は上記リセット解除手段の解除順序を示すタイム
チャートである。すなわち、電源電圧が投入され、基準
レベル以上に電源が立ち上がって後、リセット回路４に
よる遅延時間１．が経過すると電源電圧監視ＩＣ６のリ
セット出力Ｒがリセット解除信号を出力してマスタＣＰ
Ｕ２　ａ及びスキャナＣＰＵ２ｂのリセット状態を解除
する。しかる後、遅延回路５の作用により、遅延時間ｔ
２（ｔｚ＞ｔ＋）後にホストＣＰＵ１にリセット解除信
号が入力され、該ホストｃｐｕｉのリセット状態が解除
される。

第３図は他の実施例であって、スレーブＣＰＵとしては
前実施例と同様マスタＣＰＵ２　ａ及びスキャナＣＰＵ
２　ｂが使用される。この実施例ではリセット解除手段
が複数個の遅延回路５・・・で構成され、該遅延回路５
・・・が各ＣＰＵＩ、２ａ、２ｂに別個に接続されると
共に、遅延回路５・・・の抵抗体Ｒ３の抵抗値とコンデ
ンサＣ２の静電容量の積で与えられる時定数を選択する
ことによって、マスタＣＰＵ２ａ及びスキャナＣＰＵ２
　ｂにリセット解除信号が入力されて後上記ホストＣＰ
ＵＩにリセット解除信号が入力されるようにしたもので
ある。つまり、ホストＣＰＵＩに接続される遅延回路５
の時定数をマスタＣＰＵ２ａやスキャナＣＰＵ２　ｂの
時定数よりも大きく設定し、マスクＣＰＵ２　ａ及びス
キャナＣＰＵ２　ｂにリセット解除信号を入力して後、
ホストＣＰＵ１にリセット解除信号を入力するのである
。

上述の如き構成によれば、・必ずマスクＣＰＵ２ａやス
キャナＣＰＵ２ｂ等のスレーブＣＰＵが能動状態となっ
て後ホス）ＣＰＵ　１が能動状態となるので、ホストＣ
ＰＵＩから送信されるデータは全てスレーブＣＰＵで受
信されることとなり、制御動作に混乱を生じる戊がなく
なり、所期の目的を達成することができる。

第４図〜第６図は上述のようなリセット解除手段を具備
した制御装置の動作手順を示すフローチャートである。

第４図はホス）ＣＰＵＩの動作手順を示すフローチャー
トであって、まず電源が投入されると（Ｓｌ）、上述の
如く、所定時間経過して後該ホストＣＰＵ１のリセット
状態が解除される。次いで内部或いは外部接続されたＲ
ＡＭがクリアされかつホストＣＰＵ　ｌ内部の各種レジ
スタ設定等の初期設定がなされる（Ｓ２）。しかる後、
該ホストＣＰＵＩのクロックパルスをカウントするため
に初期設定時に所定時間にセットされた内部タイマをス
タートさせる（Ｓ３）。該内部タイマは上記ホストＣＰ
Ｕ　１の１ルーチンに要する時間を設定するタイマであ
る９次いで操作部からデータが入力されると、操作部を
制御するサブルーチンが実行され（Ｓ４）、さらにマス
タＣＰＵ２ａやスキャナＣＰＵ２ｂ等のスレーブＣＰＵ
と通信を開始するサブルーチンが実行される（Ｓ５）。

そしてこのサブルーチン処理が終了すると内部タイマの
終了を待って１ルーチンが終了する（Ｓ６）。

第５図はスレーブＣＰＵの一例としてのマスタＣＰＵ２
ａの動作手順を示すフローチャートであって、まず電源
が投入されると（Ｓｌｌ）、所定時間経過して後マスタ
ＣＰＵ２ａのリセット状態が解除され、該マスタＣＰＵ
２　ａは能動状態となる。このリセット解除は、前述の
如（、上記ホス）ＣＰＵＩのリセットが解除される前に
解除され、ホス）ＣＰＵＩからの情報が全て取り込み可
能な状態とされる。しかる後上記ホス）ＣＰＵＩの動作
と同様ＲＡＭのクリアや各種レジスタの設定等の初期設
定がなされる（Ｓ１２）、次いでホストＣＰＵ１からの
送信が始まったか否かをチェックしく５１３）、送信が
始まるまで初期設定を終了した状態で待機する。そして
ホストＣＰＵ１からの送信が始まると、この状態で割り
込みがかかり、割り込みデータがマスタＣＰＵ２ａのＲ
ＡＭに格納されたのを確認して後再びプログラムは進行
する。この割り込みルーチンはマスタＣＰＵ２　ａのプ
ログラムの進行中に適宜プログラムを一時中断して実行
される。しかる後該マスタＣＰＵ２　ａの内部タイマを
セットしてスタートさせ（Ｓ　１４）、次いでコピー動
作のサブルーチンを実行する（Ｓ１５）。その後ジャム
や紙詰まり等のコピー動作以外のその他の処理を行なう
サブルーチンを実行しく５１６）、これらのサブルーチ
ン処理が終了すると、上記内部タイマの終了を待って１
ルーチンが終了する（Ｓ１７）。

また、第６図は割り込みルーチンのフローチャートを示
すものである。該割り込みルーチンはマスタＣＰＵ２ａ
のプログラム実行中に適宜割り込んで実行に移される。

つまり、マスタＣＰＵ２ａのコピー動作やその他の処理
中に割り込みがかかると、該マスタＣＰＵは現在実行中
のプログラムを一時中断し、割り込みルーチンを実行す
る。この割り込みルーチンは、ホストＣＰＵＩからのデ
ータを受信してＲＡＭに格納すると同時にマスクＣＰＵ
Ｚａ内の送信用ＲＡＭに貯蔵されているデータ、例えば
複写機の複写紙の残枚数等のデータをホストＣＰＵＩに
送信する。そしてマスタＣＰＵ２ａからホストＣＰＵＩ
に送信されたデータによりホストＣＰＵＩは操作部を制
御する。

尚、第５図及び第６図においてはスレーブＣＰＵとして
マスタＣＰＵ２ａを使用した場合について説明したが、
スレーブＣＰＵとして光学系を制御するスキャナＣＰＵ
を使用したときもコピー動作及びその他の処理動作のサ
ブルーチンを光学系動作に置き換えることにより同様に
して行なうことができるのはいうまでもない。

このように本発明の制御装置は、上記スレー・ブＣＰＵ
にリセット解除信号が入力されて後ホストＣＰＵにリセ
ット解除信号が入力されたので、制御系の混乱が生じる
虞もなくなり、所期の目的を達成することができる。

ユ里亘四困 以上詳述したように本発明は、ホス）ＣＰＵと、該ホス
トＣＰＵと交信する複数個のスレーブｃＰＵとを有し、
かつ上記ホストｃＰＵ及び上記スレーブＣＰＵのリセッ
ト状態を解除するためのリセット解除手段が具備された
制御装置において、上記ホストＣＰＵに対するリセット
解除信号が上記スレーブＣＰＵに対するリセ・ノド解除
信号より遅延して発するように上記リセット解除手段を
構成したので、上記ホストＣＰＵが能動的状態のときは
必ずスレーブｃｐｕも能動的状態となり、上記スレーブ
ＣＰＵはホストＣＰＵから送信された情報を全て受信す
ることができ、従来のように受信タイミングのズレによ
る混乱を生じる虞がなくなり、該制御装置は複写機等に
搭載されても、極めて円滑に所望のコピー動作等を行な
うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の概要を示す回路図、第２図
はリセット解除のタイミングを示すタイムチャート、第
３図は本発明の他の実施例の概要を示す回路図、第４図
はホス）ＣＰＵの動作手順を示すフローチャート、第５
図はスレーブＣＰＵの動作手順を示すフローチャート、
第６図は割り込みルーチンのフローチャートである。 ■・・・ホストＣＰＵ、２ａ−・・マスタＣＰＵ、２ｂ
・・・スキャナＣＰＵ、３・・・リセット解除手段。 第２図

Claims (3)

【特許請求の範囲】
1. （１）ホストＣＰＵと、該ホストＣＰＵと交信する複数
   個のスレーブＣＰＵと、上記ホストＣＰＵ及びスレーブ
   ＣＰＵのリセット状態を解除するためのリセット解除手
   段とを具備した制御装置において、 上記リセット解除手段は、ホストＣＰＵに対するリセッ
   ト解除信号をスレーブＣＰＵに対するリセット解除信号
   より遅延して発する構成とされていることを特徴とする
   制御装置。
2. （２）上記リセット解除手段が、上記スレーブＣＰＵに
   接続される１個のリセット回路と、該リセット回路と上
   記ホストＣＰＵとの間に介在される遅延回路とから構成
   されたことを特徴とする特許請求の範囲第（１）項記載
   の制御装置。
3. （３）上記リセット解除手段が、各ＣＰＵに夫々別個に
   接続される複数個の遅延回路からなり、かつ上記ホスト
   ＣＰＵに接続される遅延回路の時定数を上記スレーブＣ
   ＰＵに接続される遅延回路の時定数よりも大きく設定し
   たことを特徴とする特許請求の範囲第（１）項記載の制
   御装置。