JPS6312419B2 - - Google Patents
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- JPS6312419B2 JPS6312419B2 JP55000126A JP12680A JPS6312419B2 JP S6312419 B2 JPS6312419 B2 JP S6312419B2 JP 55000126 A JP55000126 A JP 55000126A JP 12680 A JP12680 A JP 12680A JP S6312419 B2 JPS6312419 B2 JP S6312419B2
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
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- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- Detection And Prevention Of Errors In Transmission (AREA)
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Description
本発明は信号伝送用半導体集積回路に係り、特
に、制御装置間、及び制御装置と入出力装置との
間の信号伝送に好適なLSI構成信号伝送装置に関
する。 工作機械、コンベア等の機械制御、及び上下
水、化学等のプラント制御に使われる制御装置に
おいては、第１図ａ，ｂに示すように制御装置
間、及び制御装置と入出力装置２〜1〜２〜oとの
間の接続をシリアル信号によつて集約配線化する
試みがあり、これによつて配線数の大幅な削減と
高信頼化が図れることが知られている。しかし、
このような形態を実現するためには、シリアル化
された信号をサイクリツクに伝送することが要求
され、シリアルとパラレルの相互変換回路、伝送
制御回路、変復調回路が必要である。したがつ
て、これらの部分が小型で、取扱いが容易な形で
構成されないと、集約配線化によつて得られる効
果が少ない。 従来は上記の信号伝送回路はICを中心とした
ワイヤード・ロジツクで構成される場合が多い。
しかし、この場合のIC数は50〜60個になり、第
１図のような信号伝送に必要な小型化を達するこ
とができない。また、接続すべき装置の種類によ
つて信号伝送回路の構成を変えなければならない
が、ワイヤード・ロジツクでは広い範囲をカバー
する汎用性を持たせることができない欠点があ
る。 別の方法として第２図に示すようにマイクロプ
ロセツサ３と周辺LSIを組合せたものも試みられ
ている。マイクロプロセツサを中心にした回路構
成であつてICを中心にしたワイヤードロジツク
方式に比較すると小形化、汎用性が増すが、特に
小形化については満足すべきものではない。そし
て高速化がはかれないこと、さらに汎用性に伴な
うプログラム作成の点で問題が残る。 第２図で４は伝送用周辺LSI、５は入出力アダ
プタ、６はメモリ、７は変復調回路を示す。５ａ
は制御装置または入出力装置からの信号を示す。
７ａは伝送路である。 本発明の目的は上記した従来装置の欠点をなく
し、小型で取扱いが簡易であり、且つ汎用性、伝
送速度の点で優れた信号伝送回路を実現するため
のLSI構成信号伝送装置を実現するにある。 本発明は、制御装置又は入出力装置との接続回
路、信号変換回路、伝送制御回路、変復調回路を
全て一つのLSIに集積し、且つ制御装置の種類、
接続方式等に対する汎用性を動作モードの変更に
より実現することに特徴がある。 次に本発明の実施例について説明する。 第３図ａは本発明の対象とするLSI構成信号伝
送装置８と周辺との接続を示したものである。
LSI構成信号伝送装置８の一方は制御装置１又は
入出力装置２と接続される。この接続は伝送すべ
きデータの書込み、又は伝送されたデータの読出
しを行うもので、アドレスADR、データ
DATA、読出しか書込みかを区別するＲ／Ｗ、
読出し・書込みのタイミングを与えるストローブ
から成る。これらにおいて信号の伝送方向は接続
されるものが能動回路か受動回路かで異なり、能
動回路の場合は信号伝送装置８に入力され、受動
回路の場合は出力される。この区別を与えるのが
Ｅ／Ｉで外部制御であるか内部制御であるかを区
別する。また、WLはパラレル信号であるデータ
DATAのビツト数を与えるビツト数指定手段で
あり、制御装置１や入出力装置２の種類に応じて
指定する。 第１表にこれらの符号の説明を示す。
に、制御装置間、及び制御装置と入出力装置との
間の信号伝送に好適なLSI構成信号伝送装置に関
する。 工作機械、コンベア等の機械制御、及び上下
水、化学等のプラント制御に使われる制御装置に
おいては、第１図ａ，ｂに示すように制御装置
間、及び制御装置と入出力装置２〜1〜２〜oとの
間の接続をシリアル信号によつて集約配線化する
試みがあり、これによつて配線数の大幅な削減と
高信頼化が図れることが知られている。しかし、
このような形態を実現するためには、シリアル化
された信号をサイクリツクに伝送することが要求
され、シリアルとパラレルの相互変換回路、伝送
制御回路、変復調回路が必要である。したがつ
て、これらの部分が小型で、取扱いが容易な形で
構成されないと、集約配線化によつて得られる効
果が少ない。 従来は上記の信号伝送回路はICを中心とした
ワイヤード・ロジツクで構成される場合が多い。
しかし、この場合のIC数は50〜60個になり、第
１図のような信号伝送に必要な小型化を達するこ
とができない。また、接続すべき装置の種類によ
つて信号伝送回路の構成を変えなければならない
が、ワイヤード・ロジツクでは広い範囲をカバー
する汎用性を持たせることができない欠点があ
る。 別の方法として第２図に示すようにマイクロプ
ロセツサ３と周辺LSIを組合せたものも試みられ
ている。マイクロプロセツサを中心にした回路構
成であつてICを中心にしたワイヤードロジツク
方式に比較すると小形化、汎用性が増すが、特に
小形化については満足すべきものではない。そし
て高速化がはかれないこと、さらに汎用性に伴な
うプログラム作成の点で問題が残る。 第２図で４は伝送用周辺LSI、５は入出力アダ
プタ、６はメモリ、７は変復調回路を示す。５ａ
は制御装置または入出力装置からの信号を示す。
７ａは伝送路である。 本発明の目的は上記した従来装置の欠点をなく
し、小型で取扱いが簡易であり、且つ汎用性、伝
送速度の点で優れた信号伝送回路を実現するため
のLSI構成信号伝送装置を実現するにある。 本発明は、制御装置又は入出力装置との接続回
路、信号変換回路、伝送制御回路、変復調回路を
全て一つのLSIに集積し、且つ制御装置の種類、
接続方式等に対する汎用性を動作モードの変更に
より実現することに特徴がある。 次に本発明の実施例について説明する。 第３図ａは本発明の対象とするLSI構成信号伝
送装置８と周辺との接続を示したものである。
LSI構成信号伝送装置８の一方は制御装置１又は
入出力装置２と接続される。この接続は伝送すべ
きデータの書込み、又は伝送されたデータの読出
しを行うもので、アドレスADR、データ
DATA、読出しか書込みかを区別するＲ／Ｗ、
読出し・書込みのタイミングを与えるストローブ
から成る。これらにおいて信号の伝送方向は接続
されるものが能動回路か受動回路かで異なり、能
動回路の場合は信号伝送装置８に入力され、受動
回路の場合は出力される。この区別を与えるのが
Ｅ／Ｉで外部制御であるか内部制御であるかを区
別する。また、WLはパラレル信号であるデータ
DATAのビツト数を与えるビツト数指定手段で
あり、制御装置１や入出力装置２の種類に応じて
指定する。 第１表にこれらの符号の説明を示す。
【表】
信号伝送装置８のもう一方に接続されるのはシ
リアルデータを扱う回路で、シリアル出力SO１，
SO２はバイポーラ変調された形でドライバ９に
加わり、絶縁トランス１１ａ，１１ｂを通して伝
送路Ta，Tbに接続される。一方、伝送路からの
入力は絶縁トランス１１ｂとレシーバ１０を通し
てシリアル入力SIとなる。ところでシリアル出力
はバイポーラ変調されるが、この内容は第３図ｂ
に示すとおりで、無変調のシリアル出力（第３図
ｂ，）が１になる毎にSO１（同図）とSO２
（同図）が交互に出力を発生する。この出力を
ドライバ９と、絶縁トランス１１ａを経て伝送路
Taに送出される。伝送路では無変調シリアル信
号が１になる毎に正負交互のパルス信号が得られ
る。しがつて、受信側では絶縁トランス１１ｂの
出力を全波整流して増幅すれば無変調のシリアル
出力が得られる。これをレシーバ１０として表わ
している。伝送モードTMは伝送路の接続形態を
指定するのに用いる。この詳細は第４図に示す。
第４図ａにおいて制御装置間、または入出力装置
と制御装置との間を１：１に接続する場合では入
出力を交叉させるだけでよいが、第４図ｂのよう
に１：Ｎ個に接続する場合ではバスTaB，TbB構
成がとられる。 ここで、１：１接続あるいは１：Ｎ接続は、伝
送モードTMに従い、図示しない伝送モード設定
手段で選択される。 第５図は伝送路におけるデータのフオーマツト
を示したものである。第５図ｉは１対１接続の場
合を示す。１：１接続においてはシリアルデータ
は同期信号SYCに続いて、ブロツクアドレスＡ，
Ａと４バイトのデータＤ，を反転２連送で転送
する。データの容量は256ビツトとしているため、
このようなブロツクが８つで１つのデータフレー
ムを構成するが、データはサイクリツクに連続し
て送出され、入力と出力は独立して非同期で動作
する。なお、ブロツクアウトは実際には３ビツト
で良いが回路を簡略化するために８ビツトのスペ
ースを確保している。 なおはＡの反転値、はＤの反転値を示して
いる。Ｄは８ビツトのデータ、同期信号SYCは
22ビツトで構成される。 第５図は１対Ｎ接続で親局からの子局への信
号の伝送の例を、第５図は子局から親局への信
号の伝送の例で、Ｎ＝４の場合を示している。 一方、１：Ｎ接続においても、シリアルデータ
の構成は１：１と同一であるが、入力と出力の同
期を使つている点が異る。すなわち、親局側は連
続してデータを送出するが、子局側はブロツクア
ドレスが自分に固有のアドレスと一致した時にの
みデータを受取りながら、親局に対してデータを
送出する。この場合も１：１接続と同じように親
局からのデータはサイクリツクに送出されるた
め、子局は１フレームに１回ずつ応答する。 第６図は以上の動作を実現する信号伝送用LSI
８の内部構成を示している。第６図において、外
部から加わるアドレス情報ADR０〜７は２つの
書込み、読出しのバツフアメモリ１２ａ，１２ｂ
のアドレスとして加えられる。DATA０〜１５
はゲート回路１３ａを通してバツフアメモリ１２
ａに加えられる。受信したシリアルデータはシフ
トレジスタ１９ｂでパラレルデータにされ、受信
バツフアメモリ１２ｂ、ゲート回路１３ｂを通し
てデータDATA０〜１５に印加される。ここで、
ゲート回路１３ａ，１３ｂは書込と読出しで方向
が逆になつているが、このゲート回路１３ａのゲ
ート信号としてＲ／Ｗが加わり、ゲート回路１３
ｂにはインバータ回路１４ａを介してＲ／Ｗが加
わるため、必ず一方のゲート回路が開きデータの
方向を制御する。STBは書込み用のバツフアメ
モリ１２ａに加わり、書込みのタイミングを与え
る。ところで、以上の４種の信号の中でＲ／Ｗ，
ADR，STBにはゲート回路１３ｃ，ｄ，ｅを通
して、入出力スキヤナ１５の出力が接続される。
入出力スキヤナ１５は入出力を順次自動的にアク
セスするもので、ゲート回路１３ｃ，１３ｄ，１
３ｅが開くと、外部に向つて、上記の３種の信号
が出力される。これは、外部制御か内部制御かに
よつて決めるべきものであり、Ｅ／Ｉによつて、
ゲート回路１３ｃ，１３ｄ，１３ｅのゲートを制
御する。一方、バツフアメモリ１２ａはWLによ
つて内部のデコーダを切換え、アクセスする語長
を変える。また、バツフアメモリ１２ａは入出力
のアドレス、データが各々独立しており、反対側
からも任意にアクセスできる。 WLにより語長を変えることについては同一出
願人による先願、特願昭54−127958号（特開昭56
−52454号公報参照）「可変語長記憶装置の入出力
制御方法」に詳しく述べているので参照された
い。 書込み側のバツフアメモリ１２ａの一方のアド
レスにはビツトカウンタ１６ａの上位２ビツト
（A3，４）とブロツクカウンタ１７の出力（A5
〜７）が３ビツト加わり、５ビツトのアドレスを
形成する。A5〜７はセレクタ１８ｂの入力にも
接続され、一方の入力ADR５〜７との間でＥ／
Ｉによつて選択される。この出力は別のセレクタ
１８ｃの入力となり、バツフアメモリ１２ａの出
力D0〜８との間で選択される。この出力はシフ
トレジスタ１９ａのパラレル入力となる。シフト
レジスタ１９ａのシリアル出力はセレクタ１８ａ
の入力となると共に、インバータ回路１４ｂを通
してシリアル入力となる。セレクタ１８ａの一方
の入力は同期信号発生回路２０の出力であり、出
力は変調回路２１に加わり、バイポーラ変調され
た出力SO１，SO２を発生する。一方、外部から
与えられる基準クロツクBCLKは1/16分周回路２
２で分周されて送信クロツクTCLKとなり、シフ
トレジスタ１９ａ、ビツトカウンタ１６ａ、同期
信号発生回路２０、及び変調回路２１のクロツク
となる。一方、TCLKは送信タイミング回路２３
にも加えられる。送信タイミング回路２３は送信
モードTMの情報も受けて送信に必要な一連のタ
イミング信号を発生する。タイミング信号として
供給されるのは、シフトレジスタ１９ａのロード
入力TT１、ブロツクカウンタ１７のカウント入
力TT２、２種のセレクタ１８ａ，１８ｃの選択
入力TT４，TT３、及び同期信号発生回路２０
のリセツト信号TT５である。なお、以上のタイ
ミングを発生する送信タイミング回路２３はカウ
ンタとデコーダで容易に構成できる。 シリアル入力SIはシフトレジスタ１９ｂに加わ
る。このパラレル出力はアドレスレジスタ２９，
コンパレータ２４、及び読出用のバツフアメモリ
１２ｂのデータ入力に加えられる。一方、シフト
レジスタ１９ｂのシリアル出力はインバータ回路
１４ｃを通した後シリアル入力SIと照合回路２５
で比較される。アドレスレジスタ２９の出力は送
信側のブロツクカウンタ１７に加わると共にビツ
トカウンタ１６の出力とともにバツフアメモリ１
２ａのアドレスとなる。また、コンパレータ２４
ではシフトレジスタの出力はADR５〜７と比較
され、一致するとブロツクアドレス一致指令BS
を発生し、入出力スキヤナ１５の受信データを起
動する。シリアル入力SIは一方ではクロツク再生
回路２６に加わり受信用クロツクRCLKを発生す
る。また、SIは同期信号検出回路２７にも加わ
り、同期検知信号SYを発生する。前記受信クロ
ツクRCLKはシフトレジスタ１９ｂ、同期信号検
出回路２７のクロツクとして使われると共に、受
信タイミング回路２８に加わり、同期検知信号
SY、アドレス一致指令BS、伝送モードTMの各
信号と共に受信に必要なタイミング信号を発生す
る。これらのタイミング信号は受信用バツフアメ
モリ１２ｂへの書込ストローブ信号RSTB、ビツ
トカウンタ１６ｂのクロツクTR１、リセツト信
号RT２、アドレスレジスタ２９のセツト信号
RT３、照合回路２５のタイミング信号TR４、
ブロツクカウンタ１７への起動要求信号RT５の
６種である。なお、受信タイミング回路２８もカ
ウンタとデコーダで構成できる。 次に第５図のデータフオーマツトに従つて、第
６図に示す回路の動作について説明する。 まず、送信すべきデータはバツフアメモリ１２
ａに書込むが、この時、外部制御モードになつて
いれば、外部から書込むことができ、内部制御の
モードになつていれば、入出力スキヤナ１５が入
出力のデータを順次、自動的に読込む。なお、こ
の際、データの語長はWLによつて指定する。 バツフアメモリ１２ａの内容は独立した読出し
用アドレスを指定することによつて読出すことが
できる。このアドレスはビツトカウンタ１６ａ、
ブロツクカウンタ１７で指定する。このようにし
てデータを読出しながら送信するが、送信する信
号は第５図のフオーマツトに従つて制御される。
すなわち、最初に、同期信号発生回路２０が動作
して同期信号を発生すると、これをセレクタ１８
ａが選択し、変調回路２１を通して送出する。次
に、セレクタ１８ｃによつてアドレスが選択さ
れ、シフトレジスタ１９ａにセツトされて、シリ
アルデータに変換されて送出される。なお、この
アドレスはブロツクアドレスであり、１：１接
続、又は１：Ｎ接続の親局の時はブロツクカウン
タ１７で指定するが、１：Ｎ接続の子局の時は
ADR５〜７の入力をブロツク指定用に用い、こ
れをアドレスとして送出するように選択が行なわ
れる。また、シフトレジスタ１９ａはデータがセ
ツトされると、一回目はシリアルデータを出力し
ながら、これを反転してシリアル入力とし、二回
目に出力する。すなわち、この操作によつて反転
２連送が可能になる。以上の同期信号、アドレス
に引続いてデータが選択され、４バイト分が反転
２連送で送出されるが、この手順はアドレスの場
合と同じである。 一方、受信したデータはクロツク再生回路２６
に加えられ、伝送を行う相手方の送信クロツクと
一致したクロツクを作るとともに、同期信号検出
回路２７でデータ列の中から同期信号を検出す
る。受信部の動作は、同期信号の検出によつて始
まり、シリアルデータをシフトレジスタ１９ｂに
入力し、パラレル出力がアドレスまたはデータと
なるが、この前にシリアル出力を反転したものと
シリアル入力を照合回路２５で照合し、エラーの
有無を検出する。すなわち、パラレル出力は２バ
イト続けてデータを受取つた後に有効となる。こ
のパラレル出力の中で最初に表われたものはアド
レスであり、アドレスレジスタ２９に書込むと共
に、１：１接続の子局の場合にはADR５〜７と
コンパレータで比較して、自分が選択されている
か否かを判定する。もし、エラーが無く、且つ自
分が選択されるか、又は１：１接続、１：Ｎ接続
の親局の場合は、引続いてシフトレジスタ１９ｂ
から与えられる出力をデータとしてバツフアメモ
リ１２ｂに書込む。この時のアドレスはアドレス
レジスタ２９とビツトカウンタ１６ｂによつて与
えられる。以上のようにして書込まれたバツフア
メモリ１２ｂの内容は、外部制御の場合、外部か
ら入力される信号Ｒ／Ｗ，ADR，STBに基づい
て、ゲート回路１３ｂを経由してDATA０〜１
５に出力される。 また、内部制御の場合、入出力スキヤナ１５の
出力信号Ｒ／Ｗ，ADR，STBがそれぞれゲート
回路１３ｃ，１３ｄ，１３ｅを経由して出力さ
れ、これ等の出力信号Ｒ／Ｗ，ADR，STBに基
づいて、バツフアメモリ１２ｂの内容は、順次、
自動的にゲート１３ｂを経由してDATA０〜１
５に出力される。 尚、外部制御が内部制御かは、前述した様に外
部からの信号Ｅ／Ｉに基づいて、ゲート回路１３
ｃ，１３ｄ，１３ｅのゲートを制御して決める。 次に伝送モードの切換方法について説明する。
伝送モードの切換は送信タイミング回路２３と受
信タイミング回路２８によつて制御される。最初
に１：１の場合、及び１：Ｎの親局の場合、第５
図に示すフオーマツトでデータを繰返し送出す
る。すなわち、１：１の場合は双方が全く独立し
てデータの送出を行い、１：Ｎでは親局が主導権
を持つ。一方、１：Ｎの子局においては、親局が
指定したものと同じブロツクアドレスを持つもの
のみがデータを送出する。すなわち、コンパレー
タ２４がブロツクアドレス一致指令BSを発する
と、これが受信タイミング回路２８に加わり、
TMが１：Ｎの子局を指定している場合はRT５
を発する。RT５はブロツクカウンタ１７に加わ
り、アドレスレジスタ２９に記憶されていたアド
レスを書込む。これと同時にRT５は送信タイミ
ング回路２３に加わり送信動作を開始し、第５図
のフオーマツトのデータを送出する。すなわち、
１：Ｎの子局においては、受信したアドレスがブ
ロツクアドレスと一致した時に送信動作が起動さ
れ、１ブロツクのデータの送出を終ると停止す
る。このようにすることによつて、１：Ｎ接続に
おいて、子局同士の出力の競合を防止している。 第７図は本発明による信号伝送用半導体集積回
路を適用したシステムの構成例を示したものであ
る。 (i)は一方の入力の状態を他方の出力に転送する
もので、動作モードは１：１で制御装置３０ａ、
入出力装置３０ｂとも内部制御となる。 (ii)は制御装置の入出力の状態をそのまま遠方で
利用するもので、リモート入出力装置と呼ばれる
形である。この場合は制御装置側３０ａが１：１
の外部制御、入出力装置側３０ｂが１：１の内部
制御となる。(iii)は(ii)の入出力装置を分散配置した
もので、分散形入出力装置と呼ばれる形である。
この場合は制御装置側３０ａが１：Ｎの親局で外
部制御となり、入出力装置側３０ｂが１：Ｎの子
局で内部制御となる。(iv)は制御装置間の信号伝送
で制御装置３０ａ、入出力装置３０ｂ共に１：１
の外部制御で用いる。なお、以上のシステムにお
いて、制御装置又は入出力装置の種類に応じて語
長を変えることも可能である。(v)は制御装置３０
ａあるいは入出力装置３０ｂの基本構成を示して
いる。 以上、本発明の一実施例について説明したが、
本発明については次のような変形が考えられる。
その第１は内部制御の場合はバツフアメモリ１２
ａ，１２ｂを経由せず、直接外部からの入出力が
可能である。すなわち、シフトレジスタ１９ａ，
１９ｂへのデータの読込または出力を直接行うこ
と、第２はシリアル入出力の絶縁を必要としない
場合、フオトカプラで絶縁する場合等は信号に直
流分を含んでも差し支えないため変調回路２１は
省略できること、さらに第３はエラーチエツクは
反転二連送に限るものではなく、バイト又はワー
ド単位でエラーを検出できるBCHコード等でも
本発明は実現できる。本発明を用いた場合の効果
はIC50〜60個を要する回路がLSI1個で置き換わ
り、大幅に小型化されるというだけでなく、次の
点が挙げられる。LSIでは回路の追加が全んど負
担にならないため、実施例に見られるような汎用
性を付加することが容易である。大幅な低消費電
力化が可能であるため、変調して送出する搬送波
の電力を子局側で電源として利用でき、子局側を
無電源化することが可能になる。これに伴つて、
子局の配置上の制約が緩和される。
リアルデータを扱う回路で、シリアル出力SO１，
SO２はバイポーラ変調された形でドライバ９に
加わり、絶縁トランス１１ａ，１１ｂを通して伝
送路Ta，Tbに接続される。一方、伝送路からの
入力は絶縁トランス１１ｂとレシーバ１０を通し
てシリアル入力SIとなる。ところでシリアル出力
はバイポーラ変調されるが、この内容は第３図ｂ
に示すとおりで、無変調のシリアル出力（第３図
ｂ，）が１になる毎にSO１（同図）とSO２
（同図）が交互に出力を発生する。この出力を
ドライバ９と、絶縁トランス１１ａを経て伝送路
Taに送出される。伝送路では無変調シリアル信
号が１になる毎に正負交互のパルス信号が得られ
る。しがつて、受信側では絶縁トランス１１ｂの
出力を全波整流して増幅すれば無変調のシリアル
出力が得られる。これをレシーバ１０として表わ
している。伝送モードTMは伝送路の接続形態を
指定するのに用いる。この詳細は第４図に示す。
第４図ａにおいて制御装置間、または入出力装置
と制御装置との間を１：１に接続する場合では入
出力を交叉させるだけでよいが、第４図ｂのよう
に１：Ｎ個に接続する場合ではバスTaB，TbB構
成がとられる。 ここで、１：１接続あるいは１：Ｎ接続は、伝
送モードTMに従い、図示しない伝送モード設定
手段で選択される。 第５図は伝送路におけるデータのフオーマツト
を示したものである。第５図ｉは１対１接続の場
合を示す。１：１接続においてはシリアルデータ
は同期信号SYCに続いて、ブロツクアドレスＡ，
Ａと４バイトのデータＤ，を反転２連送で転送
する。データの容量は256ビツトとしているため、
このようなブロツクが８つで１つのデータフレー
ムを構成するが、データはサイクリツクに連続し
て送出され、入力と出力は独立して非同期で動作
する。なお、ブロツクアウトは実際には３ビツト
で良いが回路を簡略化するために８ビツトのスペ
ースを確保している。 なおはＡの反転値、はＤの反転値を示して
いる。Ｄは８ビツトのデータ、同期信号SYCは
22ビツトで構成される。 第５図は１対Ｎ接続で親局からの子局への信
号の伝送の例を、第５図は子局から親局への信
号の伝送の例で、Ｎ＝４の場合を示している。 一方、１：Ｎ接続においても、シリアルデータ
の構成は１：１と同一であるが、入力と出力の同
期を使つている点が異る。すなわち、親局側は連
続してデータを送出するが、子局側はブロツクア
ドレスが自分に固有のアドレスと一致した時にの
みデータを受取りながら、親局に対してデータを
送出する。この場合も１：１接続と同じように親
局からのデータはサイクリツクに送出されるた
め、子局は１フレームに１回ずつ応答する。 第６図は以上の動作を実現する信号伝送用LSI
８の内部構成を示している。第６図において、外
部から加わるアドレス情報ADR０〜７は２つの
書込み、読出しのバツフアメモリ１２ａ，１２ｂ
のアドレスとして加えられる。DATA０〜１５
はゲート回路１３ａを通してバツフアメモリ１２
ａに加えられる。受信したシリアルデータはシフ
トレジスタ１９ｂでパラレルデータにされ、受信
バツフアメモリ１２ｂ、ゲート回路１３ｂを通し
てデータDATA０〜１５に印加される。ここで、
ゲート回路１３ａ，１３ｂは書込と読出しで方向
が逆になつているが、このゲート回路１３ａのゲ
ート信号としてＲ／Ｗが加わり、ゲート回路１３
ｂにはインバータ回路１４ａを介してＲ／Ｗが加
わるため、必ず一方のゲート回路が開きデータの
方向を制御する。STBは書込み用のバツフアメ
モリ１２ａに加わり、書込みのタイミングを与え
る。ところで、以上の４種の信号の中でＲ／Ｗ，
ADR，STBにはゲート回路１３ｃ，ｄ，ｅを通
して、入出力スキヤナ１５の出力が接続される。
入出力スキヤナ１５は入出力を順次自動的にアク
セスするもので、ゲート回路１３ｃ，１３ｄ，１
３ｅが開くと、外部に向つて、上記の３種の信号
が出力される。これは、外部制御か内部制御かに
よつて決めるべきものであり、Ｅ／Ｉによつて、
ゲート回路１３ｃ，１３ｄ，１３ｅのゲートを制
御する。一方、バツフアメモリ１２ａはWLによ
つて内部のデコーダを切換え、アクセスする語長
を変える。また、バツフアメモリ１２ａは入出力
のアドレス、データが各々独立しており、反対側
からも任意にアクセスできる。 WLにより語長を変えることについては同一出
願人による先願、特願昭54−127958号（特開昭56
−52454号公報参照）「可変語長記憶装置の入出力
制御方法」に詳しく述べているので参照された
い。 書込み側のバツフアメモリ１２ａの一方のアド
レスにはビツトカウンタ１６ａの上位２ビツト
（A3，４）とブロツクカウンタ１７の出力（A5
〜７）が３ビツト加わり、５ビツトのアドレスを
形成する。A5〜７はセレクタ１８ｂの入力にも
接続され、一方の入力ADR５〜７との間でＥ／
Ｉによつて選択される。この出力は別のセレクタ
１８ｃの入力となり、バツフアメモリ１２ａの出
力D0〜８との間で選択される。この出力はシフ
トレジスタ１９ａのパラレル入力となる。シフト
レジスタ１９ａのシリアル出力はセレクタ１８ａ
の入力となると共に、インバータ回路１４ｂを通
してシリアル入力となる。セレクタ１８ａの一方
の入力は同期信号発生回路２０の出力であり、出
力は変調回路２１に加わり、バイポーラ変調され
た出力SO１，SO２を発生する。一方、外部から
与えられる基準クロツクBCLKは1/16分周回路２
２で分周されて送信クロツクTCLKとなり、シフ
トレジスタ１９ａ、ビツトカウンタ１６ａ、同期
信号発生回路２０、及び変調回路２１のクロツク
となる。一方、TCLKは送信タイミング回路２３
にも加えられる。送信タイミング回路２３は送信
モードTMの情報も受けて送信に必要な一連のタ
イミング信号を発生する。タイミング信号として
供給されるのは、シフトレジスタ１９ａのロード
入力TT１、ブロツクカウンタ１７のカウント入
力TT２、２種のセレクタ１８ａ，１８ｃの選択
入力TT４，TT３、及び同期信号発生回路２０
のリセツト信号TT５である。なお、以上のタイ
ミングを発生する送信タイミング回路２３はカウ
ンタとデコーダで容易に構成できる。 シリアル入力SIはシフトレジスタ１９ｂに加わ
る。このパラレル出力はアドレスレジスタ２９，
コンパレータ２４、及び読出用のバツフアメモリ
１２ｂのデータ入力に加えられる。一方、シフト
レジスタ１９ｂのシリアル出力はインバータ回路
１４ｃを通した後シリアル入力SIと照合回路２５
で比較される。アドレスレジスタ２９の出力は送
信側のブロツクカウンタ１７に加わると共にビツ
トカウンタ１６の出力とともにバツフアメモリ１
２ａのアドレスとなる。また、コンパレータ２４
ではシフトレジスタの出力はADR５〜７と比較
され、一致するとブロツクアドレス一致指令BS
を発生し、入出力スキヤナ１５の受信データを起
動する。シリアル入力SIは一方ではクロツク再生
回路２６に加わり受信用クロツクRCLKを発生す
る。また、SIは同期信号検出回路２７にも加わ
り、同期検知信号SYを発生する。前記受信クロ
ツクRCLKはシフトレジスタ１９ｂ、同期信号検
出回路２７のクロツクとして使われると共に、受
信タイミング回路２８に加わり、同期検知信号
SY、アドレス一致指令BS、伝送モードTMの各
信号と共に受信に必要なタイミング信号を発生す
る。これらのタイミング信号は受信用バツフアメ
モリ１２ｂへの書込ストローブ信号RSTB、ビツ
トカウンタ１６ｂのクロツクTR１、リセツト信
号RT２、アドレスレジスタ２９のセツト信号
RT３、照合回路２５のタイミング信号TR４、
ブロツクカウンタ１７への起動要求信号RT５の
６種である。なお、受信タイミング回路２８もカ
ウンタとデコーダで構成できる。 次に第５図のデータフオーマツトに従つて、第
６図に示す回路の動作について説明する。 まず、送信すべきデータはバツフアメモリ１２
ａに書込むが、この時、外部制御モードになつて
いれば、外部から書込むことができ、内部制御の
モードになつていれば、入出力スキヤナ１５が入
出力のデータを順次、自動的に読込む。なお、こ
の際、データの語長はWLによつて指定する。 バツフアメモリ１２ａの内容は独立した読出し
用アドレスを指定することによつて読出すことが
できる。このアドレスはビツトカウンタ１６ａ、
ブロツクカウンタ１７で指定する。このようにし
てデータを読出しながら送信するが、送信する信
号は第５図のフオーマツトに従つて制御される。
すなわち、最初に、同期信号発生回路２０が動作
して同期信号を発生すると、これをセレクタ１８
ａが選択し、変調回路２１を通して送出する。次
に、セレクタ１８ｃによつてアドレスが選択さ
れ、シフトレジスタ１９ａにセツトされて、シリ
アルデータに変換されて送出される。なお、この
アドレスはブロツクアドレスであり、１：１接
続、又は１：Ｎ接続の親局の時はブロツクカウン
タ１７で指定するが、１：Ｎ接続の子局の時は
ADR５〜７の入力をブロツク指定用に用い、こ
れをアドレスとして送出するように選択が行なわ
れる。また、シフトレジスタ１９ａはデータがセ
ツトされると、一回目はシリアルデータを出力し
ながら、これを反転してシリアル入力とし、二回
目に出力する。すなわち、この操作によつて反転
２連送が可能になる。以上の同期信号、アドレス
に引続いてデータが選択され、４バイト分が反転
２連送で送出されるが、この手順はアドレスの場
合と同じである。 一方、受信したデータはクロツク再生回路２６
に加えられ、伝送を行う相手方の送信クロツクと
一致したクロツクを作るとともに、同期信号検出
回路２７でデータ列の中から同期信号を検出す
る。受信部の動作は、同期信号の検出によつて始
まり、シリアルデータをシフトレジスタ１９ｂに
入力し、パラレル出力がアドレスまたはデータと
なるが、この前にシリアル出力を反転したものと
シリアル入力を照合回路２５で照合し、エラーの
有無を検出する。すなわち、パラレル出力は２バ
イト続けてデータを受取つた後に有効となる。こ
のパラレル出力の中で最初に表われたものはアド
レスであり、アドレスレジスタ２９に書込むと共
に、１：１接続の子局の場合にはADR５〜７と
コンパレータで比較して、自分が選択されている
か否かを判定する。もし、エラーが無く、且つ自
分が選択されるか、又は１：１接続、１：Ｎ接続
の親局の場合は、引続いてシフトレジスタ１９ｂ
から与えられる出力をデータとしてバツフアメモ
リ１２ｂに書込む。この時のアドレスはアドレス
レジスタ２９とビツトカウンタ１６ｂによつて与
えられる。以上のようにして書込まれたバツフア
メモリ１２ｂの内容は、外部制御の場合、外部か
ら入力される信号Ｒ／Ｗ，ADR，STBに基づい
て、ゲート回路１３ｂを経由してDATA０〜１
５に出力される。 また、内部制御の場合、入出力スキヤナ１５の
出力信号Ｒ／Ｗ，ADR，STBがそれぞれゲート
回路１３ｃ，１３ｄ，１３ｅを経由して出力さ
れ、これ等の出力信号Ｒ／Ｗ，ADR，STBに基
づいて、バツフアメモリ１２ｂの内容は、順次、
自動的にゲート１３ｂを経由してDATA０〜１
５に出力される。 尚、外部制御が内部制御かは、前述した様に外
部からの信号Ｅ／Ｉに基づいて、ゲート回路１３
ｃ，１３ｄ，１３ｅのゲートを制御して決める。 次に伝送モードの切換方法について説明する。
伝送モードの切換は送信タイミング回路２３と受
信タイミング回路２８によつて制御される。最初
に１：１の場合、及び１：Ｎの親局の場合、第５
図に示すフオーマツトでデータを繰返し送出す
る。すなわち、１：１の場合は双方が全く独立し
てデータの送出を行い、１：Ｎでは親局が主導権
を持つ。一方、１：Ｎの子局においては、親局が
指定したものと同じブロツクアドレスを持つもの
のみがデータを送出する。すなわち、コンパレー
タ２４がブロツクアドレス一致指令BSを発する
と、これが受信タイミング回路２８に加わり、
TMが１：Ｎの子局を指定している場合はRT５
を発する。RT５はブロツクカウンタ１７に加わ
り、アドレスレジスタ２９に記憶されていたアド
レスを書込む。これと同時にRT５は送信タイミ
ング回路２３に加わり送信動作を開始し、第５図
のフオーマツトのデータを送出する。すなわち、
１：Ｎの子局においては、受信したアドレスがブ
ロツクアドレスと一致した時に送信動作が起動さ
れ、１ブロツクのデータの送出を終ると停止す
る。このようにすることによつて、１：Ｎ接続に
おいて、子局同士の出力の競合を防止している。 第７図は本発明による信号伝送用半導体集積回
路を適用したシステムの構成例を示したものであ
る。 (i)は一方の入力の状態を他方の出力に転送する
もので、動作モードは１：１で制御装置３０ａ、
入出力装置３０ｂとも内部制御となる。 (ii)は制御装置の入出力の状態をそのまま遠方で
利用するもので、リモート入出力装置と呼ばれる
形である。この場合は制御装置側３０ａが１：１
の外部制御、入出力装置側３０ｂが１：１の内部
制御となる。(iii)は(ii)の入出力装置を分散配置した
もので、分散形入出力装置と呼ばれる形である。
この場合は制御装置側３０ａが１：Ｎの親局で外
部制御となり、入出力装置側３０ｂが１：Ｎの子
局で内部制御となる。(iv)は制御装置間の信号伝送
で制御装置３０ａ、入出力装置３０ｂ共に１：１
の外部制御で用いる。なお、以上のシステムにお
いて、制御装置又は入出力装置の種類に応じて語
長を変えることも可能である。(v)は制御装置３０
ａあるいは入出力装置３０ｂの基本構成を示して
いる。 以上、本発明の一実施例について説明したが、
本発明については次のような変形が考えられる。
その第１は内部制御の場合はバツフアメモリ１２
ａ，１２ｂを経由せず、直接外部からの入出力が
可能である。すなわち、シフトレジスタ１９ａ，
１９ｂへのデータの読込または出力を直接行うこ
と、第２はシリアル入出力の絶縁を必要としない
場合、フオトカプラで絶縁する場合等は信号に直
流分を含んでも差し支えないため変調回路２１は
省略できること、さらに第３はエラーチエツクは
反転二連送に限るものではなく、バイト又はワー
ド単位でエラーを検出できるBCHコード等でも
本発明は実現できる。本発明を用いた場合の効果
はIC50〜60個を要する回路がLSI1個で置き換わ
り、大幅に小型化されるというだけでなく、次の
点が挙げられる。LSIでは回路の追加が全んど負
担にならないため、実施例に見られるような汎用
性を付加することが容易である。大幅な低消費電
力化が可能であるため、変調して送出する搬送波
の電力を子局側で電源として利用でき、子局側を
無電源化することが可能になる。これに伴つて、
子局の配置上の制約が緩和される。
第１図はシリアル伝送による接続の例を示す図
を、第２図は従来の伝送回路の一例を示す図を、
第３図は本発明を適用したシステムの全体を示す
図を、第４図は伝送路の接続を示す図を、第５図
は伝送信号のフオーマツトを示す図を、第６図は
本発明の一実施例を示す図を、第７図は本発明を
適用したシステム構成例、をそれぞれ示す。 １……制御装置、１２ａ，ｂ……バツフアメモ
リ、１５……入出力スキヤナー、１６ａ，ｂ……
ビツトカウンタ、１７……ブロツクカウンタ、１
８ａ，ｂ，ｃ……セレクタ、１９ａ，ｂ……シフ
トレジスタ、２０……同期信号発生回路、２１…
…変調回路、２４……コンパレータ、２５……照
合回路、２６……クロツク再生回路、２７……同
期信号検出回路、２８……受信タイミング回路、
２９……アドレスレジスタ。
を、第２図は従来の伝送回路の一例を示す図を、
第３図は本発明を適用したシステムの全体を示す
図を、第４図は伝送路の接続を示す図を、第５図
は伝送信号のフオーマツトを示す図を、第６図は
本発明の一実施例を示す図を、第７図は本発明を
適用したシステム構成例、をそれぞれ示す。 １……制御装置、１２ａ，ｂ……バツフアメモ
リ、１５……入出力スキヤナー、１６ａ，ｂ……
ビツトカウンタ、１７……ブロツクカウンタ、１
８ａ，ｂ，ｃ……セレクタ、１９ａ，ｂ……シフ
トレジスタ、２０……同期信号発生回路、２１…
…変調回路、２４……コンパレータ、２５……照
合回路、２６……クロツク再生回路、２７……同
期信号検出回路、２８……受信タイミング回路、
２９……アドレスレジスタ。
Claims (1)
- １ 制御装置間あるいは入出力装置と制御装置間
の信号伝送を行なうものにおいて、入力されたパ
ラレル信号を記憶する第１のバツフアメモリと、
該記憶された第１バツフアメモリの信号を読出し
シリアル信号に変換するパラレル・シリアル変換
手段と、信号伝送エラー検出のための信号を付加
し信号をサイクリツクに送信する信号送信手段
と、入力されたシリアル信号のエラーを検知する
手段と、入力されたシリアル信号をパラレル信号
に変換するシリアル・パラレル変換手段と、該パ
ラレル信号に変換された信号を記憶する第２のバ
ツフアメモリと、該第２のバツフアメモリのパラ
レル信号を読出しサイクリツクに信号を送信する
送信手段とをLSIチツプ上に回路分割して構成し
たことを特徴とするLSI構成信号伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12680A JPS5698051A (en) | 1980-01-07 | 1980-01-07 | Signal transmitting device of lsi component |
| US06/222,708 US4366478A (en) | 1980-01-07 | 1981-01-05 | Signal transmitting and receiving apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12680A JPS5698051A (en) | 1980-01-07 | 1980-01-07 | Signal transmitting device of lsi component |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5698051A JPS5698051A (en) | 1981-08-07 |
| JPS6312419B2 true JPS6312419B2 (ja) | 1988-03-18 |
Family
ID=11465333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12680A Granted JPS5698051A (en) | 1980-01-07 | 1980-01-07 | Signal transmitting device of lsi component |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4366478A (ja) |
| JP (1) | JPS5698051A (ja) |
Families Citing this family (31)
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| US3660606A (en) * | 1970-04-28 | 1972-05-02 | Western Union Telegraph Co | Method and apparatus for time division multiplex transmission of data and voice signals |
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| US4017683A (en) * | 1973-11-28 | 1977-04-12 | Johnson Service Company | Digital multiplexing system employing remote scanning of a plurality of monitoring points |
| US3975712A (en) * | 1975-02-18 | 1976-08-17 | Motorola, Inc. | Asynchronous communication interface adaptor |
| US4070648A (en) * | 1976-06-18 | 1978-01-24 | Ncr Corporation | Computer to computer communication system |
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| US4263673A (en) * | 1979-02-08 | 1981-04-21 | Racal-Vadic, Inc. | Receive buffer for converting synchronous-to-asynchronous data |
-
1980
- 1980-01-07 JP JP12680A patent/JPS5698051A/ja active Granted
-
1981
- 1981-01-05 US US06/222,708 patent/US4366478A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4366478A (en) | 1982-12-28 |
| JPS5698051A (en) | 1981-08-07 |
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