JPH0341748A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0341748A JPH0341748A JP1175554A JP17555489A JPH0341748A JP H0341748 A JPH0341748 A JP H0341748A JP 1175554 A JP1175554 A JP 1175554A JP 17555489 A JP17555489 A JP 17555489A JP H0341748 A JPH0341748 A JP H0341748A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、誘電体分離構造の半導体装置に関する。
（従来の技術）
従来の誘電体分離構造の半導体装置としては、例えば第
４図に示すようなものがある（ＩＥＤＭＴｅｃｈｎｉｃ
ａｌ Ｄｌ、ｇｅｓｔ 、 ｐ、 ７２８〜７３
１（１９８５）） 。
４図に示すようなものがある（ＩＥＤＭＴｅｃｈｎｉｃ
ａｌ Ｄｌ、ｇｅｓｔ 、 ｐ、 ７２８〜７３
１（１９８５）） 。
同図中、２１は基体領域となる多結晶Ｓｉであり、多結
晶５ｉ２１上には、５ｉ０２膜２２で誘電体分離された
ｎ−形の素子領域２３が形成されている。素子領域２３
には、５ｉ０２膜２２に沿ってｎ＋埋込層２４が形成さ
れている。また、素子領域２３には、そのｎ−形の素子
領域２３をコレクタ領域として、ｐ形ベース領域２５、
ｎ＋エミッタ領域２６及びｎ１コレクタコンタクト領域
２７等によりｎｐｎ形のバイポーラトランジスタが形成
されている。前記のｎ＋埋込層２４により、バイポーラ
トランジスタのコレクタ抵抗が低減されている。２８は
５ｉ０２膜、２つはＡｕ電極である。
晶５ｉ２１上には、５ｉ０２膜２２で誘電体分離された
ｎ−形の素子領域２３が形成されている。素子領域２３
には、５ｉ０２膜２２に沿ってｎ＋埋込層２４が形成さ
れている。また、素子領域２３には、そのｎ−形の素子
領域２３をコレクタ領域として、ｐ形ベース領域２５、
ｎ＋エミッタ領域２６及びｎ１コレクタコンタクト領域
２７等によりｎｐｎ形のバイポーラトランジスタが形成
されている。前記のｎ＋埋込層２４により、バイポーラ
トランジスタのコレクタ抵抗が低減されている。２８は
５ｉ０２膜、２つはＡｕ電極である。
上述の半導体装置の製造方法としては、まず、単結晶の
Ｓｔ基板をＶ形エツチングして満を作り、ｎ＋埋込層２
４形戊のためのｎ＋拡散及び誘電体分離用の５ｉ０２膜
２２の形成が行われる。次いで、５ｉ０２膜２２上に多
結晶５ｉ２１が厚く堆積される。その後、他の基板等に
接着されてＳｉ基板が裏面から削られ、多結晶５ｉ２１
上に、ｎ＋埋込層２４を有する単結晶Ｓｔの素子領域２
３が残される。このあと、素子領域２３内に素子形成の
ための各領域が作り込まれる。
Ｓｔ基板をＶ形エツチングして満を作り、ｎ＋埋込層２
４形戊のためのｎ＋拡散及び誘電体分離用の５ｉ０２膜
２２の形成が行われる。次いで、５ｉ０２膜２２上に多
結晶５ｉ２１が厚く堆積される。その後、他の基板等に
接着されてＳｉ基板が裏面から削られ、多結晶５ｉ２１
上に、ｎ＋埋込層２４を有する単結晶Ｓｔの素子領域２
３が残される。このあと、素子領域２３内に素子形成の
ための各領域が作り込まれる。
（発明が解決しようとする課題）
従来の誘電体分離構造の半導体装置は、Ｓｔ基板を裏面
から削って多結晶ＳＬ上に単結晶Ｓｉの素子領域を残す
ような工程を必要とするため、そのＳｔ基板のラッピン
グ工程には大変な時間がかかり、また全般的に工程が複
雑でプロセスコストが高くなり、ひいてはチップコスト
が高くなるという問題があった。
から削って多結晶ＳＬ上に単結晶Ｓｉの素子領域を残す
ような工程を必要とするため、そのＳｔ基板のラッピン
グ工程には大変な時間がかかり、また全般的に工程が複
雑でプロセスコストが高くなり、ひいてはチップコスト
が高くなるという問題があった。
そこで、この発明は、製造が比較的容易で、チップコス
トを低減することのできる半導体装置を提供することを
目的とする。
トを低減することのできる半導体装置を提供することを
目的とする。
［発明の構成］
（課題を解決するための手段）
この発明は上記課題を解決するために、半導体基板の主
面に当該半導体基板から切離して形成され素子が作り込
まれる素子領域と、該素子領域を取囲むように形成され
内面に絶縁膜が形成された満と、該溝に埋込まれ前記素
子領域と同−導電形で且つ当該素子領域よりも高不純物
濃度の多結晶又は非晶質の半導体からなる埋込領域とを
有することを要旨とする。
面に当該半導体基板から切離して形成され素子が作り込
まれる素子領域と、該素子領域を取囲むように形成され
内面に絶縁膜が形成された満と、該溝に埋込まれ前記素
子領域と同−導電形で且つ当該素子領域よりも高不純物
濃度の多結晶又は非晶質の半導体からなる埋込領域とを
有することを要旨とする。
（作用）
半導体装置は次のようにして形成することができる。即
ち、半導体基板の主面に溝が掘られて当該半導体基板か
ら切離された素子領域が形成される。その溝には、内面
に絶縁膜が形成された後、素子領域と同−導電形で且つ
高不純物濃度の多結晶又は非晶質の半導体が埋込まれ、
埋込領域が形成される。したがって、基板裏面からのラ
ッピング工程等を用いずに、溝の内面に形成された絶縁
膜により誘電体分離構造が実現される。そして素子領域
を取囲むように形成された埋込領域は、低抵抗埋込領域
として機能する。
ち、半導体基板の主面に溝が掘られて当該半導体基板か
ら切離された素子領域が形成される。その溝には、内面
に絶縁膜が形成された後、素子領域と同−導電形で且つ
高不純物濃度の多結晶又は非晶質の半導体が埋込まれ、
埋込領域が形成される。したがって、基板裏面からのラ
ッピング工程等を用いずに、溝の内面に形成された絶縁
膜により誘電体分離構造が実現される。そして素子領域
を取囲むように形成された埋込領域は、低抵抗埋込領域
として機能する。
（実施例）
以下、この発明の実施例を第１図ないし第３図に基づい
て説明する。この実施例は、素子領域にバイポーラトラ
ンジスタが形成された半導体装置を示している。
て説明する。この実施例は、素子領域にバイポーラトラ
ンジスタが形成された半導体装置を示している。
まず、半導体装置の構成を説明すると、第１図中、１は
半導体基板としてのｐ形Ｓｔ基板であり、その主面には
、当該Ｓｔ基板１から切離して形成されるとともに、ｎ
−形にドープされた素子領域２が形成されている。素子
領域２は、断面が逆三角形に形成され、これを取囲むよ
うに、断面が菱形を２個連ねたような形状の溝が形成さ
れている。
半導体基板としてのｐ形Ｓｔ基板であり、その主面には
、当該Ｓｔ基板１から切離して形成されるとともに、ｎ
−形にドープされた素子領域２が形成されている。素子
領域２は、断面が逆三角形に形成され、これを取囲むよ
うに、断面が菱形を２個連ねたような形状の溝が形成さ
れている。
溝の内面には、誘電体分離用の絶縁膜としてのＳ ｉ
０２膜３が形成され、さらにその溝内にはｎ＋形にドー
プされた多結晶Ｓｉ又は非晶質Ｓｔが埋込まれて埋込領
域４が形成されている。
０２膜３が形成され、さらにその溝内にはｎ＋形にドー
プされた多結晶Ｓｉ又は非晶質Ｓｔが埋込まれて埋込領
域４が形成されている。
素子領域２には、そのｎ−形の素子領域２をコレクタ領
域として、ｐ形ベース領域５及びｎ＋エミッタ領域６等
によりｎｐｎ形のバイポーラトランジスタが形成されて
いる。７は５ｉ０２膜、８ａはエミッタ電極、８ｂはベ
ース電極であり、コレクタ電極８ｃは埋込領域４の部分
からとられている。
域として、ｐ形ベース領域５及びｎ＋エミッタ領域６等
によりｎｐｎ形のバイポーラトランジスタが形成されて
いる。７は５ｉ０２膜、８ａはエミッタ電極、８ｂはベ
ース電極であり、コレクタ電極８ｃは埋込領域４の部分
からとられている。
半導体装置は上述のように構成されているので、後述す
る製造方法でさらに明らかなように基板裏面からのラッ
ピング工程等を用いずに、溝の内面に形成された５ｉ０
２膜３により誘電体分離構造の実現が可能となる。また
、ｎ＋形の埋込領域４により、バイポーラトランジスタ
のコレクタ抵抗が低減される。
る製造方法でさらに明らかなように基板裏面からのラッ
ピング工程等を用いずに、溝の内面に形成された５ｉ０
２膜３により誘電体分離構造の実現が可能となる。また
、ｎ＋形の埋込領域４により、バイポーラトランジスタ
のコレクタ抵抗が低減される。
次に、第２図及び第３図を用いて、この実施例に係る半
導体装置の製造方法の一例を説明する。
導体装置の製造方法の一例を説明する。
なお、以下の説明において、（ａ）〜（Ｃ）の各項目記
号は、第２図の（ａ）〜（Ｃ）のそれぞれに対応する。
号は、第２図の（ａ）〜（Ｃ）のそれぞれに対応する。
（ａ） （１００）面のｐ形Ｓｔ基板１の主面に選択
拡散により、素子領域となるｎ−領域、ｐ形ベース領域
５及びｎ１エミツタ領域６を形成する。
拡散により、素子領域となるｎ−領域、ｐ形ベース領域
５及びｎ１エミツタ領域６を形成する。
（ｂ） 素子領域となる部分の両側に、反応性イオン
エツチングにより縦溝１１を掘る。
エツチングにより縦溝１１を掘る。
（Ｃ） 縦溝１１の内壁をヒドラジンやエチレンジア
ミン等のアルカリ系異方性エツチング液を用いてエツチ
ングする。アルカリ系異方性エツチング液でＳＬを、エ
ツチングすると（１１１）面で著しくエッチレートが遅
くなるので、（１１１）面が露出したところでエツチン
グが止り、三角柱状で両持梁構造の素子領域となる部分
が形成され、これとともに断面が菱形を２個連ねたよう
な形状の溝１２が形成される。次いでｐ形Ｓｉ基板１を
正にバイアスして溝１２の内面を陽極酸化し、誘電体分
離用の５ｉ０２膜３を形成する。ここで両持梁の付は根
の部分は、第３図に示すように、予めｐ／ｎ−／ｐ／ｎ
−の構造にしておき、素子領域となる部分には正のバイ
アスがかからないようにして、その底面は酸化されない
ようにする。
ミン等のアルカリ系異方性エツチング液を用いてエツチ
ングする。アルカリ系異方性エツチング液でＳＬを、エ
ツチングすると（１１１）面で著しくエッチレートが遅
くなるので、（１１１）面が露出したところでエツチン
グが止り、三角柱状で両持梁構造の素子領域となる部分
が形成され、これとともに断面が菱形を２個連ねたよう
な形状の溝１２が形成される。次いでｐ形Ｓｉ基板１を
正にバイアスして溝１２の内面を陽極酸化し、誘電体分
離用の５ｉ０２膜３を形成する。ここで両持梁の付は根
の部分は、第３図に示すように、予めｐ／ｎ−／ｐ／ｎ
−の構造にしておき、素子領域となる部分には正のバイ
アスがかからないようにして、その底面は酸化されない
ようにする。
この後、溝１２にｎ＋形にドープされた多結晶Ｓｉ又は
非晶質Ｓｉを充填して埋込領域４を形成する。次いで、
両持梁の付は根の部分を反応性イオンエツチングでエツ
チングして５ｉ０２等の誘電体で埋め、素子領域２をＳ
ｉ基板１から完全に誘電体分離する。最後に、コンタク
ト孔の孔開は及びＡｉＪＩＩによる各電極８ａｓ ８ｂ
ｓ ８Ｃ（７）形成等を行なって半導体装置を完成する
。
非晶質Ｓｉを充填して埋込領域４を形成する。次いで、
両持梁の付は根の部分を反応性イオンエツチングでエツ
チングして５ｉ０２等の誘電体で埋め、素子領域２をＳ
ｉ基板１から完全に誘電体分離する。最後に、コンタク
ト孔の孔開は及びＡｉＪＩＩによる各電極８ａｓ ８ｂ
ｓ ８Ｃ（７）形成等を行なって半導体装置を完成する
。
［発明の効果］
以上説明したように、この発明によれば、半導体基板の
主面に素子領域を取囲むように満を形成し、この満の内
面に絶縁膜を形成した後、素子領域と同−導電形で且つ
高不純物濃度の多結晶又は非晶質の半導体を埋込んで埋
込領域を形成するような構成としたため、基板裏面から
のラッピング工程等を用いずに溝の内面に形成した絶縁
膜により誘電体分離構造を実現することができる。した
がって製造が比較的容易になってチップコストを低減す
ることができる。
主面に素子領域を取囲むように満を形成し、この満の内
面に絶縁膜を形成した後、素子領域と同−導電形で且つ
高不純物濃度の多結晶又は非晶質の半導体を埋込んで埋
込領域を形成するような構成としたため、基板裏面から
のラッピング工程等を用いずに溝の内面に形成した絶縁
膜により誘電体分離構造を実現することができる。した
がって製造が比較的容易になってチップコストを低減す
ることができる。
第１図はこの発明に係る半導体装置の実施例を示す縦断
面図、第２図及び第３図は同上実施例の製造方法の一例
を示す工程図、第４図は従来の半導体装置を示す縦断面
図である。 １ ；Ｓｉ基板（半導体基板）、 ２；素子領域、３：
５ｉ０２膜（絶縁膜）、 ４：埋込領域、１２：溝。
面図、第２図及び第３図は同上実施例の製造方法の一例
を示す工程図、第４図は従来の半導体装置を示す縦断面
図である。 １ ；Ｓｉ基板（半導体基板）、 ２；素子領域、３：
５ｉ０２膜（絶縁膜）、 ４：埋込領域、１２：溝。
Claims (1)
- 半導体基板の主面に当該半導体基板から切離して形成さ
れ素子が作り込まれる素子領域と、該素子領域を取囲む
ように形成され内面に絶縁膜が形成された溝と、該溝に
埋込まれ前記素子領域と同一導電形で且つ当該素子領域
よりも高不純物濃度の多結晶又は非晶質の半導体からな
る埋込領域とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175554A JP2803187B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175554A JP2803187B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341748A true JPH0341748A (ja) | 1991-02-22 |
| JP2803187B2 JP2803187B2 (ja) | 1998-09-24 |
Family
ID=15998114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175554A Expired - Fee Related JP2803187B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803187B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
| DE102023112196B4 (de) | 2022-06-16 | 2026-02-26 | Globalfoundries U.S. Inc. | Elektrostatische entladevorrichtung mit pinch-widerstand |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325247A (ja) * | 1986-07-17 | 1988-02-02 | Matsushita Electric Ind Co Ltd | 封着用ガラス |
| JPS63147367A (ja) * | 1986-12-11 | 1988-06-20 | Toshiba Corp | 半導体装置 |
| JPH01187855A (ja) * | 1988-01-22 | 1989-07-27 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-07-10 JP JP1175554A patent/JP2803187B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325247A (ja) * | 1986-07-17 | 1988-02-02 | Matsushita Electric Ind Co Ltd | 封着用ガラス |
| JPS63147367A (ja) * | 1986-12-11 | 1988-06-20 | Toshiba Corp | 半導体装置 |
| JPH01187855A (ja) * | 1988-01-22 | 1989-07-27 | Hitachi Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
| US5543351A (en) * | 1992-03-19 | 1996-08-06 | Matsushita Electric Industrial Co., Ltd. | Method of producing electrically insulated silicon structure |
| DE102023112196B4 (de) | 2022-06-16 | 2026-02-26 | Globalfoundries U.S. Inc. | Elektrostatische entladevorrichtung mit pinch-widerstand |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2803187B2 (ja) | 1998-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |