JPS63148672A - Ｍｉｓ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｍ　Ｉ　Ｓ　（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔ
ｏｒ　Ｓｅｍ１−ｃｏｎｄｕｃｔｏｒ）集積回路に係り
、特に、ＭＩＳ構造のｎ形およびｐ形半導体素子が同一
基板に集積されている回路における放射線照射による素
子のしきい値電圧変化を抑制する制御回路を備えたＭＩ
Ｓ集積回路に関する。

〔従来の技術〕

ＭＩＳ構造を有する素子のしきい値電圧を基板バイアス
によって制御しようとするものに、特開昭５１−８１５
５３号に記載されたものがある。これは。

異チップ間のしきい値電圧のばらつきを、自動開節され
たバイアス電圧を基板バイアス端子に印加することで抑
制し、見かけ上、しきい値電圧を統一しようとするもの
である。

〔発明が解決しようとする問題点〕

上記従来技術は、異チップ間のしきい値電圧のばらつき
を制御回路によって抑制しようとするもので、ｎ形素子
とｐ形素子を同一基板上に形成したＣ　Ｍ　ＯＳ　　（
Ｃｏｍｐｌｅｍｅｎｔａｒｙ　　Ｍｅｔａｌ　　０ｘｉ
ｄｅＳ　ｅｍｉｃｏｎｄｕｃｔｏｒ）型の集積回路につ
いて配慮されておらず、また、耐放射線性を目的として
いないため、放射線によるしきい値電圧の変化方向やバ
イアス依存性などの特性は考慮されていなかった。

すなわち、従来技術に記載された制御回路による方式で
は、ｐ形素子では放射線によるしきい値電圧変化を基板
バイアス端子へのバイアス電圧印加で補償することはで
きず、また、ｎ形素子においても、しきい値電圧検出用
の素子と、集積回路を構成している素子とのバイアス状
態が異なるために、しきい値電圧の変化量も異なり、集
積回路内素子のしきい値電圧変化を補償するのに必要な
基板バイアスが得られないという問題点がある。

本発明の目的は、ｎ形素子とｐ形素子が同一基板上に形
成されている集積回路において、素子の放射線によるし
きい値電圧変化の特性を配慮した上で、そのしきい値電
圧変化を、基板バイアス端′子に印加するバイアス電圧
を自動調節して打消す回路構成と、さらにこの制御方式
に適した素子構造を持つ、耐放射線機能を備えたＭＩＳ
集積回路を提供することにある。

〔問題点を解決するための手段〕

上記目的は、基板バイアス端子に印加するバイアス電圧
を出力するバイアス出力回路を、ｎ形素子用とｐ形素子
用とにそれぞれ独立に設けることにより、達成される。

さらに詳述すれば、ＭＩＳ構造のｎ形素子およびｐ形素
子を同一基板に集積してなるＭＩＳ集積回路において、
上記基板にセンサ用として形成した同じ＜ＭＩ　Ｓ構造
のｎ形素子、Ｐ形素子それぞれのしきい値電圧を検出す
る検出回路と、ｎ形索子用およびｐ形素子用ごとにそれ
ぞれ設定される目標しきい値と上記検出しきい値との差
を増幅かつレベルシフトした出力を上記センサ用ｎ形素
子、ｐ形素子の基板バイアス端子に負帰還することで上
記各目標しきい値に一致するバイアス用電圧を出力する
バイアス出力回路とを備え、これらのバイアス出力回路
の出力を前記集積回路を構成するｎ形素子、Ｐ形素子の
各基板バイアス端子にそれぞれ別個に接続する構成とす
ることにより、本発明の目的は、達成される。

〔作用〕

ＭＩＳ構造のトランジスタは、放射線照射により、しき
い値電圧変化、相互コンダクタンス低下、リーク電流の
増加などの特性劣化が起こる。このうち、しきい値電圧
変化の影響が、集積回路動作上、最も大きい。そこで、
基板バイアス端子にバイアス電圧を印加するとＭＩＳト
ランジスタのしきい値電圧が深くなる（ｎ形素子では正
電圧方向、Ｐ形素子では負電圧方向）特性を利用して、
しきい値電圧変化を打消そうとするものである。

しきい値電圧７丁と、基板バイアス端子に印加するバイ
アス電圧Ｖ　ｓ　ｕ　ｂとの間には次式のような関係が
ある。

ＶＴ：　ＶＦＢ＋　２　＄　＋±Ｋｖｓｕ＆＋　φｉ”
Ｔ　　　−・（１）Ｋ＝＝ｖ’丁７［］］ロ６／Ｃｉｘ
　　・・・・・・基板定数復号は　＋・・・ｎ形、　−
・・・ｐ形ここで、ＶＦＢはフラットバンド電圧、φＦ
は基板のフェルミレベル、と、は半導体基板の誘電率、
Ｎ＾は基板の不純物濃度、Ｃｉｘは絶縁膜の単位面積当
りの容量、９は一電子の電荷である。バイアス電圧ｖ　
ｓｕｂ印加によるしきい値電圧の変化量ΔＶＴは ΔＶ丁＝±Ｋ（ｖｓｕ＋、＋　　φ１Ｔ−ｌ−「ゴ「７
１；「）・・・（２）となる。したがって、放射線によ
るＶＴの変化を、（２）式に従ったバイアス電圧を基板
バイアス端子に印加することにより打消すことができる
。

以下、本発明の作用を図面を用いて説明する。

第１図は本発明の一実施例のブロック構成図である。こ
の装置は、しきい値電圧検出回路（以下、ＶＴセンス回
路）１，５と、これらの検出されたしきい値電圧と、設
定された目標しきい値ＶＲＰ。

ＶＲＮとをそれぞれ比較する比較回路２．６と、バイア
ス電圧を出力するバイアス出力回路（第１図では４，８
のレベルシフト回路）から成り、このバイアス出力回路
からの出力をＶＴセンス回路中のＶＴセンス素子（以下
、ＶＴセンサ）の基板端子に負帰還している。ＶＴセン
サは、被制御対象である集積回路（以下、被制御回路）
９中の典型的素子と同一構造と寸法を持っているＭＩＳ
トランジスタである。放射線は、半導体チップ上にほぼ
均一に照射されるので、素子構造や寸法が等しければ、
素子の特性劣化もほぼ等しい。したがって、ＶＴセンス
回路１，５の出力がそれぞれ設定された目標しきい値Ｖ
ＲＰ、ＶＲＮに一致するように負帰還制御されているバ
イアス出力回路の出力を、被制御回路９のＰ形ＭＩＳ基
板端子１０、ｎ形ＭＩＳ基板端子１１にそれぞれバイア
ス電圧として印加することにより、半導体チップ全体の
しきい値電圧の変化を抑えることができる。

第３図は放射線照射によるしきい値電圧の変化を示した
一例である。ｐ形ＭＩＳトランジスタでは、放射線照射
によりしきい値電圧が深い方向（負方向）に変化してい
る。これは、バイアス電圧印加によるしきい値電圧の変
化方向と同じになるので、バイアス電圧を単に印加した
だけでは。

放射線照射によるしきい値電圧変化を補償して打消すこ
とができない、そこで、放射線照射前の、基板バイアス
端子にバイアス電圧を印加しない状態でのしきい値電圧
が、目標しきい値電圧よりも正の値になる（浅くなる。

つまり絶対値がより小さい負の電圧値になる）ようにｐ
形素子を形成しておいて、本発明のバイアス出力回路の
出力を基板バイアス端子に印加する。放射線照射により
、しきい値電圧が負方向に変化した時には、バイアス電
圧が弱まる方向に自動的に制御されて１回路上のしきい
値電圧を一定に保つことができる。

以上のような負帰還制御ループをもつバイアス出力回路
をｎ形素子、Ｐ形素子に対して独立に設けることにより
、放射線照射に対して回路特性変化の少ないＣＭＯ５集
積回路を実現することができる。

次に、第３図に示されているように、同一チップ上の素
子であっても、各端子（特にゲート）のバイアス状態が
異なる素子では、放射線によるしきい値電圧の変化量が
異なるという問題がある。

そこで、バイアス状態の似かよった素子ごとにグループ
を作り、グループごとに共通の基板端子を設ける。そし
て各グループごとに、そのグループと同一か、もしくは
平均として等しいバイアス状態のＶＴセンサを持つＶＴ
センス回路とバイアス出力回路を設けて、このバイアス
出力回路の出力をグループの共通の基板端子に接続する
。この方式により、バイアス状態の異なる各グループご
とにしきい値電圧補償が行われるので、より精密な制御
をすることができる。

以上のような基板バイアス端子へのバイアス電圧印加に
よるしきい値電圧制御に適した素子は、（２）式かられ
かるように、基板定数Ｋが大きいことが望ましい、には
基板不純物濃度Ｎ＾の平方根に比例するから、Ｋを大き
くするには基板不純物濃度を大きくすればよいが、基板
全体の濃度を大きくすると、しきい値電圧の絶対値が高
くなりすぎたり、易動度の低下が生じるなどの問題点が
ある。そこで、バイアス電圧を印加しない状態で、しき
い値電圧に影響する領域、すなわち１反転層形成時の最
大空乏層幅の深さまでは、しきい値電圧や相互コンダク
タンスなどの特性が最適になる基板不純物濃度とし、そ
れより深い領域では不純物濃度を高めた構造とする。こ
れにより、しきい値電圧は表面の基板濃度で決定される
ことから、バイアス電圧を印加した場合には基板定数Ｋ
が大きくなり、しきい値電圧の制御がより容易となる素
子を提供することができる。

〔実施例〕

以下１本発明の実施例について述べる。

第１図は本発明の第１の実施例のブロック構成図、第２
図はその具体的な回路図の一例を示す図である。Ｐ形Ｍ
ＩＳトランジスタ（以下、ｐ形ＭＩＳＴ）ＶＴセンス回
路１とｎ形Ｍ工Ｓトランジスタ（以下、ｎ形ＭＩＳＴ）
Ｖ丁センス回路５は、それぞれｐ形ＭＩＳＴ、ｎ形ＭＩ
ＳＴのしきい値電圧を検出する回路で、出力電圧はＶＴ
センサのしきい値電圧となっている。２はＶＴセンス回
路１の出力と、目標しきい値電圧３　（ＶＲＰ）との差
を増幅する比較増幅器、６はＶ丁センス回路５の出力と
、目標しきい値電圧？　（ＶＲＮ）との差を増幅する比
較増幅器である。４，８はそれぞれレベルシフト回路で
、比較増幅器２，６からの出力を、基板バイアス端子に
印加するバイアス電圧として適当な電圧範囲に変換して
いる。すなわち、ｐ形素子には電源電圧ＶＤＤ以上の電
位、ｎ形素子には零以下の電位を供給している。このバ
イアス電圧をＶＴセンサの基板に接続し、負帰還をかけ
ることにより、目標しきい値と等しいしきい値電圧を保
っている。このバイアス電圧を、同一チップ上の被制御
回路９のｐ形ＭＩＳＴ基板端子１０゜ｎ形ＭＩＳＴ基板
端子１１にそれぞれ供給している。

本実施例では、ｎ形ＭＩＳＴのバイアス電圧無印加状態
でのしきい値電圧は０．８Ｖ、ｐ形ＭＩ　ＳＴは一〇　
、　’２　Ｖとした。また目標しきい値電圧ＶＲＮは０
．８Ｖ、ＶＲＰは４．２Ｖ、電源電圧ＶＤＤは５．ＯＶ
、基板バイアス用電源ＶＢＮは−５，ＯＶ、ＶＢＰは１
０．ＯＶとした。すなわち、ｎ形素子では、放射線によ
りしきい値電圧が低下しても、最大基板バイアス−５，
Ｏｖまでは、回路上のしきい電圧をｏ、ｇｖに保つこと
ができる。ｐ形素子では、放射線照射前の状態で、基板
バイアスが印加され、回路上のしきい値電圧を一〇、８
ｖにする。放射線によりしきい値電圧が負方向に変化し
た場合には、基板バイアスが弱まり、回路上のしきい値
電圧は一定となる。しかし、この場合制御できるしきい
値電圧の変化量は０．８Ｖ　−０，２Ｖ　＝０．６Ｖで
ある。

第３図は、しきい値電圧の放射線照射による変化を示し
たものであるが、ｎ形ＭＩ　ＳＴでゲート電圧Ｖｇが＋
５ｖの場合、高吸収線量域で、しきい値電圧が初期値よ
りも高くなっている。これは。

基板バイアスを印加することでは打消すことができない
が、Ｐ形素子に対して用いた方式を応用することで対処
できる。すなわち、高吸収線量域でのしきい値電圧を考
慮して、目標しきい値を、素子のしきい値電圧よりも高
く設定する。すると、高吸収線量域では、基板バイアス
を弱めるように動作して、回路上のしきい値を一定に保
つ。例えば、素子のしきい電圧を０．６Ｖ、目標しきい
値ＶＲＮを０．８Ｖにすれば、素子のしきい値電圧が、
放射線照射により、初期値の０．６Ｖよりも高くなって
も、０．８ｖまでは基板バイアスを弱めることで対応す
ることができる。

第２図に例示した回路図においては、ＱｌおよびＱ２が
ＶＴセンサであるが、同時に比較増幅器の機能も持って
いる。Ｑ、、Ｑ、、Ｑ、およびＱ、。

Ｑ、、　Ｑ、は増幅器およびシフトレジスタの機能を持
つトランジスタである。

本実施例によれば、ｎ形素子、ｐ形素子ともに、放射線
照射によるしきい値電圧変化を補償した耐放射線性に優
れたＭＩＳ集積回路を提供することができる。

次に、第２の実施例を第４図により説明する。

第３図かられかるように、バイアス状態によって、放射
線照射によるしきい値電圧変化が異なる。そこで、半導
体チップ１２上で、バイアス状態もしくは動作状態の似
かよった素子ごとにウェル１４にまとめ、各ウェルごと
にＶＴセンス回路、比較増幅器、バイアス出力回路から
成る、本発明による、バイアス電圧制御回路１５を設け
る。各Ｖ丁センサを、それぞれのウェル内の回路素子と
同じようなバイアス状態にすることにより、チップ全体
のしきい値電圧変動を、より精密に補償することができ
る。なお、第４図の１３はアイソレーション領域を示し
ている。

本発明の第３の実施例を第５図、第６図により説明する
。簡単のため、ｎ形素子についてのみ述べるが、ｐ形素
子に対しても同様な回路が設けられる。ＶＴセンサＱ１
、比較増幅器６、レベルシフト回路８は第１図と同様で
ある。このバイアス出力回路からの出力を、ＡＤＣ（ア
ナグロ・ディジタル変換器）１６でディジタル変換した
後、ＲＡＭ（ランダム・アクセス・メモリ）１７に記憶
させ。

ＲＡＭ１７から取り出した信号をＤＡＣ（ディジタル・
アナログ変換器）１８によりアナログに変換して、基板
バイアル出力回路１９を介して、被制御回路９（第１図
）のｎ形ＭＩＳＴ基板端子１１にバイアス電圧として供
給している。これは、通常はＶＴセンサを被制御回路９
と同じクロックφで動作させて、バイアス状態を同一に
しようとするものである。すなわち、第６図で時間ｔｍ
の間はスイッチ８１〜Ｓ３はａ側に接続しており、Ｑｌ
のゲートは目標しきい値電圧ＶＲＮに、レベルシフト回
路８の出力がＱｌの基板端子に負帰還されており、これ
により、回路上のしきい値電圧は一定となる。この値が
ＲＡＭ１７に記憶される０次の区間ｔｕでは、Ｑｌはク
ロックφで駆動され、被制御回路と同じ動作状態にある
ので、放射線照射によるしきい値電圧の変動は被制御回
路中の素子と同じである。この間、基板バイアスはＲＡ
ＭＬ７に記憶された値をＤＡ変換したものが印加される
。したがって、この区間では基板バイアスは一定となる
。

この１．＋１．Ｊを一周期ｔｆとしてくり返す。次の周
期のｔ６区間は、前区間ｔｖの間に変動したしきい値電
圧を補償する基板バイアスに自動調節される。ｔｕとｔ
、、ｌの比率を高く、例えば１００：１に、することに
より、はとんど被制御回路中の素子と同一の動作状態に
することができる。本実施例によれば、放射線によるし
きい値変動をより正確に補償することができる。

以上説明した第３の実施例に、しきい値電圧変化のバイ
アス依存性を考慮することは有効である。

例えば、論理入力信号が高レベルの時はｎ形素子のゲー
トには正のバイアスが印加されることになり、低レベル
の時はゼロバイアスとなるので、この入力信号の高／低
比（デユーティ）で平均のゲートバイアス状態が決定さ
れる。そこで、このデユーティが似ている回路ブロック
ごとにグループ分けし、第３実施例の第５図中のφの代
わりにそのグループの平均的なデユーティの信号を入力
させた回路を用いることにより、さらに精密な補正をす
ることができる。

第７図は、第２図中のＶＴセンス回路の他の実施例を示
す回路図である。抵抗Ｒ１の代わりにＱ、。

Ｑ、。による定電流回路を用いている。また、ＶＴセン
サとしてＭＩＳ形素子を２個直列にして。

ＮＡＮＤゲート回路と同一の構成としである。この場合
、もちろん目標しきい値も２倍となる。

第８図に本発明の第４の実施例を示す。これは、単一電
源で動作するバイアス出力回路を内蔵したものである。

すなわち、リングオシレータ３０と、ダイオード２個と
キャーパシタ２個から成るチャージポンプ回路（ｎ形素
子用にはＤｔｔＤ２．Ｃ１゜ＣＺＦＰ形素子用にはＤｚ
−Ｄ４−　Ｃｓ−Ｃ４）で基板バイアスを発生している
。リングオシレータとチャージポンプ回路の間にＮＡＮ
Ｄゲートを設け、これを比較増幅器２，６の出力で駆動
することにより、基板バイアスを制御している。本実施
例によれば、放射線照射によるしきい値電圧変化を補償
するためのバイアス出力回路が内蔵されている集積回路
を、単一電源で動作させることができる。

次に、第９図、第１０図により、これまでに述べてきた
ような基板バイアスによるしきい値電圧制御に適した素
子構造の一実施例を説明する。ここでは、ｎ形素子につ
いて説明するが、ｐ形でも全く同様である。通常のＭＩ
Ｓ電界効果トランジスタ製造プロセスにより、不純物濃
度が１０１’ａｗ−”のシリコン基板２０にゲート酸化
膜２４を厚さ５０ｎ厘に形成する。その後、５００　Ｋ
　ｅＶのボロンイオン打込みを行い、深さ０．８７ＩＩ
ｍ以上の部分に高濃度層２１を形成する。その後、イオ
ンの活性化と表面欠陥除去のために、窒素雰囲気中で３
０分のアニールを行う。

以後は通常のＭＯ８電界効果トランジスタ製造プロセス
に戻り、ゲート２３の形成、ソースおよびドレイン領域
２６の形成、ＰＳＧ（リン・シリコン・ガラス）２５の
デポジション、次いでコンタクト穴を形成し、アルミ電
極２２を形成して完成する。本実施例の基板の濃度分布
は第１０図の曲線ａのようになっている。基板濃度が１
０１ｓａ１−’であるので、バイアス電圧ｖ　ｓｕｔ、
が印加されていない時の最大空乏層幅Ｘｄｏは、次式の
ようになる。

したがって、これよりも深い領域の基板濃度は、しきい
値電圧には影響しない。そこで、表面から０．８７−よ
りも深いところに不純物濃度の高い層２１を設けて、基
板定数Ｋを高くしている。この層がない場合には Ｋ　＝　ｒ丁乙丁ヨｌｕ／　Ｃｏｘ　＝　０．２６　　
　−−　（４）であるのに対し、高濃度層２１を設ける
ことによりＫ＜２．６と約１０倍にすることができる。

理想的な濃度分布は、第ｉｏ図の曲線すの場合で、この
場合はＫ　＝　２．６となる。しかし、実際にはこのよ
うな分布は難しいので、基板バイアス印加時の最大空乏
層幅Ｘａｔ、が、高不純物層２１の不純物濃度最大位置
を越えないこと、すなりち、基板表面からの距離がＸ−
０以上では、不純物濃度が位置Ｘに従って高くなってい
るものが良い。本実施例によれば、素子のしきい値電圧
には影響を与えずに基板定数Ｋを大きくすることができ
、基板バイアス端子へのバイアス電圧印加によるしきい
値電圧制御に適した素子を提供することができる。

〔発明の効果〕

本発明によれば、ｎ形素子およびｐ形素子を同一基板に
集積してなるＭＩＳ集積回路の放射線によるしきい値電
圧変化を、負帰還ループにより自動制御されたバイアス
電圧を基板バイアス端子に印加することにより打消すこ
とができ、放射線照射による回路動作の劣化を減少させ
る効果がある。

第１１図は、本発明を用いずに、約２　Ｘ　１０’ｒａ
ｄ（Ｓ　Ｌ）のγ線を照射した時のＣＭＯＳインバータ
の特性変化を示す。第１２図は本発明の第２図実施例回
路を用いた場合の、同じＣＭＯＳインバータの特性変化
を示したものである。第１１図、第１２図の結果から１
本発明を用いない場合の約０．６Ｖのしきい値変動を、
本発明を用いることにより約０．１Ｖ以内に抑制するこ
とができることがわかる。第１３図は同じＣＭＯＳイン
バータのｎ形素子のみに、本発明による基板バイアスを
印加した場合の特性変化を示したもので、第１２図と比
較してわかるように、効果は半分になる。

なお、ＭＩＳ構造集積回路におけるしきい値電圧は、製
造プロセスに起因してもばらつきを生じるが、しかしそ
の場合のばらつきは、第３図に例示した放射線照射によ
るしきい値電圧の変動と異なり、ｎ形素子、ｐ形素子い
ずれにも正方向、負方向にランダムな誤差変動となって
現われるので、ｎ形素子、ｐ形素子ごとに従来技術によ
り対処することができる。これに対し、本発明は、ｎ形
素子、ｐ形素子で放射線照射時のしきい値電圧変動に傾
向的な差があることに着目して、ｎ形、ｐ形の両者を同
一基板に有する集積回路における放射線照射による特性
変動を抑制し得る効果を得ているものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック構成図、第２
図はその回路図の一例を示す図、第３図は放射線照射に
よるしきい値電圧変化の一例を示す図、第４図は本発明
の第２の実施例のチップ平面図、第５図は本発明の第３
の実施例図、第６図は第５図の動作説明用のタイミング
チャート、第７図は本発明中のｖ丁センス回路の他の実
施例図、第８図は本発明の第４の実施例図、第９図は本
発明に用いる素子構造断面図、第１０図は第９図の基板
の濃度分布を示す図、第１１図はγ線照射時の従来のＣ
ＭＯＳインバータの特性変化図、第１２図は本発明によ
る基板バイアスを印加した時の、第１１図と同じ条件で
の特性変化図、第１３図はＣＭＯＳインバータのｎ形素
子のみに本発明による基板バイアス印加時の、同じ条件
での特性変化図である。 符号の説明 １．５・・・ＶＴセンス回路 ２．６・・・比較増幅器 ３．７・・・目標しきい値電圧 ４．８・・・レベルシフト回路 ９・・・被制御回路 １０、１１・・・基板バイアス端子 １２・・・半導体チップ １３・・・アイソレーション領域 １４・・・ウェル １５・・・バイアス電圧制御回路 ２０・・・シリコン基板 ２１・・・高濃度層 ２２・・・アルミ電極 ２４・・・ゲート酸化膜 ２６・・・ソース・ドレイン領域 代理人弁理士　　中　村　純之助 プ・・１　図 千３図 ｔ５　ドＩ Ｉ７′６い１ １０１、１ 一イ・７１琶 ｔ８蜂１ ′：Ｉ？９Ｆ キ゛１１次 Ｖ 入力（Ｖ） ｔ１２印 Ｖ 入η（Ｖ） １′″１３夕１ ５ｖ 入力（Ｖ） 手続補正書（自発） 昭和６２年　３月３１日 特許庁長官　黒　１）明　雄　殿 １、事件の表示　　　昭和６１年特許願第２９４７８２
号２、発明の名称　　　ＭＩＳ集積回路 ３、補正をする者 事件との関係　　　　　特許出願人 名　称　　　（５１０）株式会社　日立製作所４、代理
人

Claims (1)

1. 【特許請求の範囲】 １、ＭＩＳ構造のｎ形およびｐ形半導体素子を同一基板
   に集積してなるＭＩＳ集積回路において、上記基板にセ
   ンサ用として形成したＭＩＳ構造のｎ形素子、ｐ形素子
   それぞれのしきい値電圧を検出する検出回路と、ｎ形素
   子用およびｐ形素子用ごとにそれぞれ設定される目標し
   きい値と上記検出しきい値との差を増幅、レベルシフト
   した出力を上記センサ用ｎ形素子、ｐ形素子の基板バイ
   アス端子に負帰還することで上記各目標しきい値に一致
   するバイアス用電圧を出力するバイアス出力回路とを備
   え、これらのバイアス出力回路の出力を前記集積回路を
   構成するｎ形素子、ｐ形素子の各基板バイアス端子にそ
   れぞれ別個に接続したことを特徴とするＭＩＳ集積回路
   。 ２、前記ｎ形素子用およびｐ形素子用ごとにそれぞれ設
   定される目標しきい値として、基板バイアス端子にバイ
   アス電圧を印加しない状態でのｎ形素子、ｐ形素子それ
   ぞれのしきい値よりそれぞれある一定値だけ絶対値で大
   きな値に設定することを特徴とする特許請求の範囲第１
   項記載のＭＩＳ集積回路。 ３、前記集積回路を構成するｎ形素子およびｐ形素子を
   グループ分けしてバイアス状態もしくは動作状態が類似
   する素子ごとにウェルにまとめ、各ウェルごとに前記し
   きい値検出回路およびバイアス出力回路を設け、これら
   のバイアス出力回路の出力をそれぞれ各ウェルの基板バ
   イアス端子に接続することを特徴とする特許請求の範囲
   第１項記載のＭＩＳ集積回路。 ４、前記集積回路を構成する各半導体素子は、基板表面
   からの距離が、基板バイアス端子にバイアス電圧が印加
   されていない状態での反転層形成時に存在する空乏層幅
   の深さよりも深い位置に、基板と同一導電形の不純物濃
   度の高い領域が形成されていることを特徴とする特許請
   求の範囲第１項記載のＭＩＳ集積回路。 ５、前記集積回路を構成する各半導体素子は、基板表面
   からの距離が、基板バイアス端子にバイアス電圧が印加
   されていない状態での反転層形成時に存在する空乏層幅
   の深さよりも深い位置において、基板と同一導電形の不
   純物濃度が基板表面から離れるに従って高くなる領域が
   形成されていることを特徴とする特許請求の範囲第１項
   記載のＭＩＳ集積回路。 ６、前記しきい値検出回路および前記バイアス出力回路
   は、一定周期内の小期間だけしきい値検出および負帰還
   動作を行い、上記周期内の残りの大部分の期間は、前記
   センサ用素子と集積回路内素子とは同じクロック信号に
   より同期したオン・オフ動作を行うことを上記周期ごと
   に繰り返し実行する回路であることを特徴とする特許請
   求の範囲第１項記載のＭＩＳ集積回路。 ７、前記集積回路を構成するｎ形素子およびｐ形素子を
   、オン状態のデューティが類似する素子ごとにグループ
   分けして各グループごとに基板バイアス端子を設け、各
   グループごとに前記しきい値検出回路および前記バイア
   ス出力回路を設け、これらのバイアス出力回路の出力を
   上記グループごとの基板バイアス端子に接続したことを
   特徴とする特許請求の範囲第６項記載のＭＩＳ集積回路
   。