JPS6385831A - マイクロプロセツサの制御回路 - Google Patents
マイクロプロセツサの制御回路Info
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- JPS6385831A JPS6385831A JP61229637A JP22963786A JPS6385831A JP S6385831 A JPS6385831 A JP S6385831A JP 61229637 A JP61229637 A JP 61229637A JP 22963786 A JP22963786 A JP 22963786A JP S6385831 A JPS6385831 A JP S6385831A
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- JP
- Japan
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- data
- microprocessor
- memory
- terminal
- control circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、格納されたプログラムに基づいて所定の演
算処理を実行するマイクロプロセッサの制御回路に関す
るものである。
算処理を実行するマイクロプロセッサの制御回路に関す
るものである。
従来、この種の装置はウオッチドックタイマによる一定
周期の割込信号に対してプロセッサが正常に応答するか
どうかを調べることにより、プロセッサの正常／異常を
判定するように構成されている。
周期の割込信号に対してプロセッサが正常に応答するか
どうかを調べることにより、プロセッサの正常／異常を
判定するように構成されている。
このため、プロセッサの割込端子等のノ＼−ドウエアソ
ースを誤動作検出用に占有されてソフトウェアのオーバ
ヘッドが発生する。また、ウオッチドックタイマの割込
周期がプロセッサのマシンサイクルに比較して非常に遅
いため、誤動作を検知した時点では、既にプロセッサの
暴走により機器本体に対して重大な悪影響を与えてしま
う可能性があった。さらに、プロセッサが暴走していた
としてもウオッチドックタイマからの割込みに対してさ
え正常に応答していれば暴走を検知できない等の欠点が
あった。
ースを誤動作検出用に占有されてソフトウェアのオーバ
ヘッドが発生する。また、ウオッチドックタイマの割込
周期がプロセッサのマシンサイクルに比較して非常に遅
いため、誤動作を検知した時点では、既にプロセッサの
暴走により機器本体に対して重大な悪影響を与えてしま
う可能性があった。さらに、プロセッサが暴走していた
としてもウオッチドックタイマからの割込みに対してさ
え正常に応答していれば暴走を検知できない等の欠点が
あった。
この発明は、上記の問題点を解消するためになされたも
ので、マイクロプロセッサがメモリから読み出した命令
語またはデータに固有の属性データをあらかじめ格納し
ておき、マイクロプロセッサが読み出した命令語または
データ処理に並行して読み出してその属性データの真偽
を判定してマイクロプロセッサのマシンサイクルを制御
することにより、マイクロプロセッサの誤動作または暴
走を停止できるマイクロプロセッサの制御回路を得るこ
とを目的とする。
ので、マイクロプロセッサがメモリから読み出した命令
語またはデータに固有の属性データをあらかじめ格納し
ておき、マイクロプロセッサが読み出した命令語または
データ処理に並行して読み出してその属性データの真偽
を判定してマイクロプロセッサのマシンサイクルを制御
することにより、マイクロプロセッサの誤動作または暴
走を停止できるマイクロプロセッサの制御回路を得るこ
とを目的とする。
この発明に係るマイクロプロセッサの制御回路は、メモ
リに格納されるデータの所定ビット毎に従属する属性デ
ータをあらかじめ記憶する属性データ記憶手段と、マイ
クロプロセッサがメモリに格納されるデータのフェッチ
に並行して、属性データ記憶手段からフェッチされる属
性データと比較する比較手段と、この比較手段の出力に
基づいてマイクロプロセッサのマシンサイクルを停止す
るリセット信号を出力する信号出力手段とを設けたもの
である。
リに格納されるデータの所定ビット毎に従属する属性デ
ータをあらかじめ記憶する属性データ記憶手段と、マイ
クロプロセッサがメモリに格納されるデータのフェッチ
に並行して、属性データ記憶手段からフェッチされる属
性データと比較する比較手段と、この比較手段の出力に
基づいてマイクロプロセッサのマシンサイクルを停止す
るリセット信号を出力する信号出力手段とを設けたもの
である。
この発明においては、マイクロプロセッサがメモリに格
納されるデータをフェッチする場合に、このデータに従
属する属性データが属性データ記憶手段から読み出され
、比較手段により両データが一致するかどうかが比較さ
れ、この比較結果に基づいて信号出力手段がマイクロプ
ロセッサに対してリセット信号を送出しマシンサイクル
を停止させる。
納されるデータをフェッチする場合に、このデータに従
属する属性データが属性データ記憶手段から読み出され
、比較手段により両データが一致するかどうかが比較さ
れ、この比較結果に基づいて信号出力手段がマイクロプ
ロセッサに対してリセット信号を送出しマシンサイクル
を停止させる。
第１図はこの発明の一実施例を示すマイクロプロセッサ
の制御回路の構成を説明するブロック図であり、１はマ
イクロプロセッサ（ＭＰＵ）で、ＲＯＭ２に格納された
シーケンスデータ（プログラム）に基づいて入出力ポー
ト３を介してインタフェースされるデータを処理する。
の制御回路の構成を説明するブロック図であり、１はマ
イクロプロセッサ（ＭＰＵ）で、ＲＯＭ２に格納された
シーケンスデータ（プログラム）に基づいて入出力ポー
ト３を介してインタフェースされるデータを処理する。
４はＲＡＭで、ＭＰＵ１が処理するデータのワークメモ
リとして機能する。ＭＰＵ１はアドレスデータＡＤ。
リとして機能する。ＭＰＵ１はアドレスデータＡＤ。
〜ＡＤ７ とデータＤＡｏ＝ＤＡｚ とを同一信号ピン
上で時分割処理するため、ラッチ５によりアドレスデー
タＡＤｏ〜ＡＤ７ とデータＤＡｏ〜ＤＡ７ とが後述
するＡＩ、Ｅ信号により分離される。６はこの発明の属
性データ記憶手段をなすチェックＲＯＭ （ＣＲＯＭ）
で、ＭＰＵ１の異常を検出するためのチェックデータ（
属性データ）が格納されており、ＭＰＵ１の全メモリア
ドレス空間６４にバイトに対して１バイト毎にＣＲＯＭ
６のデータが１ビツトずつチェックピットとして割り当
てられる。７はデータセレクタで、ＣＲＯＭ６から読み
出された８ビツトの並列データのうち、ＲＯＭ２の該当
メモリアドレスに対応するデータビットを選択するもの
で、例えばＲＯＭ２のメモリアドレス（００００）Ｈ番
地に対応するＣＲＯＭ６のチェックデータは（００００
））１番地の「０」ビット目である。同様にＲＯＭ２の
メモリアドレス（ＦＦＦＦ）Ｈ番地にはＣＲＯＭ６の（
ＩＦＦＦ）、番地の７ビツト目がチェックデータとして
対応している。
上で時分割処理するため、ラッチ５によりアドレスデー
タＡＤｏ〜ＡＤ７ とデータＤＡｏ〜ＤＡ７ とが後述
するＡＩ、Ｅ信号により分離される。６はこの発明の属
性データ記憶手段をなすチェックＲＯＭ （ＣＲＯＭ）
で、ＭＰＵ１の異常を検出するためのチェックデータ（
属性データ）が格納されており、ＭＰＵ１の全メモリア
ドレス空間６４にバイトに対して１バイト毎にＣＲＯＭ
６のデータが１ビツトずつチェックピットとして割り当
てられる。７はデータセレクタで、ＣＲＯＭ６から読み
出された８ビツトの並列データのうち、ＲＯＭ２の該当
メモリアドレスに対応するデータビットを選択するもの
で、例えばＲＯＭ２のメモリアドレス（００００）Ｈ番
地に対応するＣＲＯＭ６のチェックデータは（００００
））１番地の「０」ビット目である。同様にＲＯＭ２の
メモリアドレス（ＦＦＦＦ）Ｈ番地にはＣＲＯＭ６の（
ＩＦＦＦ）、番地の７ビツト目がチェックデータとして
対応している。
８はフリップフロップ（ＦＦ）で、ＭＰＵＩがＲＯＭ２
の所定アドレスに格納された第１のオペランドコード（
第１ＯＰコード）をフェッチした場合にＱ端子がハイレ
ベルとなり、それ以外はＱ端子がローレベルとなる。９
はフリップフロップ（ＦＦ）で、排他的論理和ゲート１
ｏの出力でＤ端子がハイレベルとなった場合に、Ｑ端子
がハイレベルトとなってＭＰＵ１の異常を報知するＩ、
ＥＤ表示器１１が点灯するとともに、反転Ｑ端子がロー
となってゲート１２がリセット端子ＲＥＳＥＴにリセッ
ト信号を出力する。Ｔ１〜Ｔ６は信号ターミナルで、信
号ターミナルＴ１はＭＰＵ １から出力されるアドレス
データＡＤ、〜ＡＤＩ５をＣＲＯＭ６ 、ＲＡＭ４ 、
ＲＯＭ２ 、入出力ポート３に出力し、信号ターミナル
Ｔ２はアドレスデータＡＤＯ”ＡＤ７が出力されるとと
もに、データＤＡｏ”ＤＡ７が入出力され、信号ターミ
ナルＴ３はＭＰＵ １が外部メモリからデータをリード
するためのタイミング信号ＭＥＭＲＥＡＤ （アクティ
ブロー）をＦＦ８に出力し、信号ターミナルＴ４はゲー
ト１２から出力されるリセット信号が入力され、信号タ
ーミナルＴ５はＭＰＵ１が第１０Ｆコードをフェッチし
た場合にＭ１信号を出力し、信号ターミナルＴ６は信号
ターミナルＴ２から送出されるアドレスデータＡＤｏ
−ＡＤ７ とデータＤＡｏ −ＤＡ７ とを分離するＡ
ＬＥ信号をラッチ５のクロック端子ＣＬＫおよびＦＦ９
のＣ端子に出力する。
の所定アドレスに格納された第１のオペランドコード（
第１ＯＰコード）をフェッチした場合にＱ端子がハイレ
ベルとなり、それ以外はＱ端子がローレベルとなる。９
はフリップフロップ（ＦＦ）で、排他的論理和ゲート１
ｏの出力でＤ端子がハイレベルとなった場合に、Ｑ端子
がハイレベルトとなってＭＰＵ１の異常を報知するＩ、
ＥＤ表示器１１が点灯するとともに、反転Ｑ端子がロー
となってゲート１２がリセット端子ＲＥＳＥＴにリセッ
ト信号を出力する。Ｔ１〜Ｔ６は信号ターミナルで、信
号ターミナルＴ１はＭＰＵ １から出力されるアドレス
データＡＤ、〜ＡＤＩ５をＣＲＯＭ６ 、ＲＡＭ４ 、
ＲＯＭ２ 、入出力ポート３に出力し、信号ターミナル
Ｔ２はアドレスデータＡＤＯ”ＡＤ７が出力されるとと
もに、データＤＡｏ”ＤＡ７が入出力され、信号ターミ
ナルＴ３はＭＰＵ １が外部メモリからデータをリード
するためのタイミング信号ＭＥＭＲＥＡＤ （アクティ
ブロー）をＦＦ８に出力し、信号ターミナルＴ４はゲー
ト１２から出力されるリセット信号が入力され、信号タ
ーミナルＴ５はＭＰＵ１が第１０Ｆコードをフェッチし
た場合にＭ１信号を出力し、信号ターミナルＴ６は信号
ターミナルＴ２から送出されるアドレスデータＡＤｏ
−ＡＤ７ とデータＤＡｏ −ＤＡ７ とを分離するＡ
ＬＥ信号をラッチ５のクロック端子ＣＬＫおよびＦＦ９
のＣ端子に出力する。
次に第１図に示したＲＯＭ２ 、ＲＡＭ４に格納されて
いるデータについて説明する。
いるデータについて説明する。
ＣＲＯＭ６のピットデータはＭＰＵＩの全メモリアドレ
ス空間６４にバイトに対して各１ビツトが割り当てられ
ているため、８にバイトのメモリ容量となる。１このビ
ットデータはＲＯＭ２に格納されるプログラムおよびＲ
ＡＭ４のデータと関連しており、ＲＯＭ２内のプログラ
ムデータのうち、第１０Ｆコードが格納されているアド
レスに対応するＣＲＯＭ６のデータビットをハイレベル
（ｒｌＪ）にセットしである。また、ＲＯＭ２のデータ
のうち、第１０Ｆコード以外のデータが格納されている
アドレスに対応するビットにはｒＯＪがセットされてい
る。さらに、ＲＡＭ４には処理データが格納されるだけ
で、ＭＰＵ１のプログラムは格納されていないので、Ｒ
ＡＭ４の配置されているアドレスに対応するＣＲＯＭ６
のデータビットは全てｒＱＪがセットされている。
ス空間６４にバイトに対して各１ビツトが割り当てられ
ているため、８にバイトのメモリ容量となる。１このビ
ットデータはＲＯＭ２に格納されるプログラムおよびＲ
ＡＭ４のデータと関連しており、ＲＯＭ２内のプログラ
ムデータのうち、第１０Ｆコードが格納されているアド
レスに対応するＣＲＯＭ６のデータビットをハイレベル
（ｒｌＪ）にセットしである。また、ＲＯＭ２のデータ
のうち、第１０Ｆコード以外のデータが格納されている
アドレスに対応するビットにはｒＯＪがセットされてい
る。さらに、ＲＡＭ４には処理データが格納されるだけ
で、ＭＰＵ１のプログラムは格納されていないので、Ｒ
ＡＭ４の配置されているアドレスに対応するＣＲＯＭ６
のデータビットは全てｒＱＪがセットされている。
次に第２図に示すタイミングチャートを参照しながらこ
の発明による誤動作検知制御動作について説明する。
の発明による誤動作検知制御動作について説明する。
第２図はこの発明による誤動作検知制御動作を説明する
タイミングチャートであり、第１図と同一のものには同
じ符号を付しである。
タイミングチャートであり、第１図と同一のものには同
じ符号を付しである。
電源投入時リセットまたは手動リセットが第１図に示す
ラインＬから入力されると、ＭＰＵ１およびＦＦ８．９
にリセットがかかり、ＦＦ８の反転Ｃ端子はハイレベル
となる。ここで、リセットが解除されると、ＭＰＵ１は
ＲＯＭ２に格納されたプログラムを読出し命令の実行を
開始する（命令フェッチサイクル）、この際、ＣＲＯＭ
６からもＭＰＵＩからのリードアドレスに対応したデー
タビットがＣＲＯＭ６の端子ＤＡＴＡＯＵＴから次々に
読み出され、データセレクタ７の端子ＤＩＨに出力され
る。データセレクタ７は端子ＤＩＮに入力される８ビツ
トの並列データをＭＰＵ１の信号ターミナルＴ２から出
力されるアドレスデータＡＤＯ”ＡＤ２の３ビツトの信
号により該当するメモリアドレスに対応するデータビッ
トを選択し、選択したデータビットの信号を端子Ｄ Ｏ
ＵＴより排他的論理和ゲート１ｏの一方端に出力される
。排他的論理和ゲート１ｏの他方端にはＦＦ９のＣ端子
に接続されており、ＭＰＵ１が第１０Ｆコードをフェッ
チしたとき、すなわちＭＰＵ１の信号ターミナルＴ６か
らＡＬＥ信号がＦＦ９のＣ端子に送出され、かつＭＰＵ
１の信号ターミナルＴ５からＭ１信号がＦＦ９のＤ端子
に送出された時点テ、Ｃ端子がハイにセットされるため
、排他的論理和ゲー）１０の出力がローレベルとなり、
ＦＦ８のＤ端子がローとなるので、Ｃ端子の入力にかか
わらずＦＦ８の反転Ｃ端子がハイ「１」となり、ゲート
１２からリセット信号は送出されないため、ＭＰＵＩの
信号ターミナルＴ５はローのままで、リセットされずに
動作を継続する。以上が正常時の動作である。
ラインＬから入力されると、ＭＰＵ１およびＦＦ８．９
にリセットがかかり、ＦＦ８の反転Ｃ端子はハイレベル
となる。ここで、リセットが解除されると、ＭＰＵ１は
ＲＯＭ２に格納されたプログラムを読出し命令の実行を
開始する（命令フェッチサイクル）、この際、ＣＲＯＭ
６からもＭＰＵＩからのリードアドレスに対応したデー
タビットがＣＲＯＭ６の端子ＤＡＴＡＯＵＴから次々に
読み出され、データセレクタ７の端子ＤＩＨに出力され
る。データセレクタ７は端子ＤＩＮに入力される８ビツ
トの並列データをＭＰＵ１の信号ターミナルＴ２から出
力されるアドレスデータＡＤＯ”ＡＤ２の３ビツトの信
号により該当するメモリアドレスに対応するデータビッ
トを選択し、選択したデータビットの信号を端子Ｄ Ｏ
ＵＴより排他的論理和ゲート１ｏの一方端に出力される
。排他的論理和ゲート１ｏの他方端にはＦＦ９のＣ端子
に接続されており、ＭＰＵ１が第１０Ｆコードをフェッ
チしたとき、すなわちＭＰＵ１の信号ターミナルＴ６か
らＡＬＥ信号がＦＦ９のＣ端子に送出され、かつＭＰＵ
１の信号ターミナルＴ５からＭ１信号がＦＦ９のＤ端子
に送出された時点テ、Ｃ端子がハイにセットされるため
、排他的論理和ゲー）１０の出力がローレベルとなり、
ＦＦ８のＤ端子がローとなるので、Ｃ端子の入力にかか
わらずＦＦ８の反転Ｃ端子がハイ「１」となり、ゲート
１２からリセット信号は送出されないため、ＭＰＵＩの
信号ターミナルＴ５はローのままで、リセットされずに
動作を継続する。以上が正常時の動作である。
これに反して、信号ノイズ、回路故障によりＭＰＵ１が
ＲＯＭ２から読み出すプログラムとのシーケンスが外れ
ると、第１０Ｆコードのフェッチを正規のアドレスから
行えなくなり、ＭＰＵ１は暴走し始める。
ＲＯＭ２から読み出すプログラムとのシーケンスが外れ
ると、第１０Ｆコードのフェッチを正規のアドレスから
行えなくなり、ＭＰＵ１は暴走し始める。
この実施例では、ＭＰＵ１が正規アドレスから第１０Ｆ
コードをフェッチするシーケンスで、本来の第１０Ｆコ
ード以外のデータを第１０Ｆコードとしてフェッチする
と、ＣＲＯＭ６から読み出されたチェックデータのうち
データセレクタ７で選択されたチェックビットのデータ
とＦＦ９のＣ端子から出力される値が異なり、排他的論
理和ゲ−）１０の出力がハイレベルとなり、ＦＦ８のＤ
端子がハイとなるので、Ｃ端子の入力にかかわらずＦＦ
８の反転Ｃ端子がロー（ｒＯＪ ）となり、ゲート１２
からリセット信号が強制的に送出され、ＭＰＵ１の信号
ターミナルＴ５はハイにセットされ、ＭＰＵ１の動作が
強制的に停止するとともに、ＦＦ８のＣ端子がハイレベ
ルとなり、誤動作発生を報知するＬＥＤ表示器１１を点
灯させて、オペレータに対してシステムダウンを通知す
る。
コードをフェッチするシーケンスで、本来の第１０Ｆコ
ード以外のデータを第１０Ｆコードとしてフェッチする
と、ＣＲＯＭ６から読み出されたチェックデータのうち
データセレクタ７で選択されたチェックビットのデータ
とＦＦ９のＣ端子から出力される値が異なり、排他的論
理和ゲ−）１０の出力がハイレベルとなり、ＦＦ８のＤ
端子がハイとなるので、Ｃ端子の入力にかかわらずＦＦ
８の反転Ｃ端子がロー（ｒＯＪ ）となり、ゲート１２
からリセット信号が強制的に送出され、ＭＰＵ１の信号
ターミナルＴ５はハイにセットされ、ＭＰＵ１の動作が
強制的に停止するとともに、ＦＦ８のＣ端子がハイレベ
ルとなり、誤動作発生を報知するＬＥＤ表示器１１を点
灯させて、オペレータに対してシステムダウンを通知す
る。
なお、上記実施例では、ＭＰＵ１がＲＯＭ２に格納され
たプログラムに応じて入出力ポート３を介して接続され
る周辺機器をシステム制御する装置を例にして説明した
が、パーソナルコンピュータおよび小型のコンピュータ
システムに適応できる。また、ＭＰＵ１ではなく、複数
のチップ部品によりプロセッサユニットを構成した場合
は、プロセッサユニットの走行シーケンスをさらに詳細
に分離したステータス信号が得られるので、ＣＲＯＭ６
の割当ビットを増やせば誤動作を正確に検知できる。さ
らに、上記実施例では誤動作を検知すると、直ちにリセ
ット信号をＭＰＵ１に入力する場合について説明したが
、割込みをかけることにより、ＭＰＵ１に命令フェッチ
をリトライさせるように構成してもよいことは云うまで
もない。
たプログラムに応じて入出力ポート３を介して接続され
る周辺機器をシステム制御する装置を例にして説明した
が、パーソナルコンピュータおよび小型のコンピュータ
システムに適応できる。また、ＭＰＵ１ではなく、複数
のチップ部品によりプロセッサユニットを構成した場合
は、プロセッサユニットの走行シーケンスをさらに詳細
に分離したステータス信号が得られるので、ＣＲＯＭ６
の割当ビットを増やせば誤動作を正確に検知できる。さ
らに、上記実施例では誤動作を検知すると、直ちにリセ
ット信号をＭＰＵ１に入力する場合について説明したが
、割込みをかけることにより、ＭＰＵ１に命令フェッチ
をリトライさせるように構成してもよいことは云うまで
もない。
以上説明したように、この発明はメモリに格納されるデ
ータの所定ビット毎に従属する属性データをあらかじめ
記憶する属性データ記憶手段と、マイクロプロセッサが
メモリに格納されるデータのフェッチに並行して、属性
データ記憶手段からフェッチされる属性データと比較す
る比較手段と、この比較手段の出力に基づいてマイクロ
プロセッサのマシンサイクルを停止するリセット信号を
出力する信号出力手段とを設けたので、マイクロプロセ
ッサ応用機器の誤動作を確実に検出でき、マイクロプロ
セッサ応用機器のシステム動作の信頼性を大幅に向上で
きる等の優れた利点を有する。
ータの所定ビット毎に従属する属性データをあらかじめ
記憶する属性データ記憶手段と、マイクロプロセッサが
メモリに格納されるデータのフェッチに並行して、属性
データ記憶手段からフェッチされる属性データと比較す
る比較手段と、この比較手段の出力に基づいてマイクロ
プロセッサのマシンサイクルを停止するリセット信号を
出力する信号出力手段とを設けたので、マイクロプロセ
ッサ応用機器の誤動作を確実に検出でき、マイクロプロ
セッサ応用機器のシステム動作の信頼性を大幅に向上で
きる等の優れた利点を有する。
第１図はこの発明の一実施例を示すマイクロプロセッサ
の制御回路の構成を説明するブロック図、第２図はこの
発明による誤動作検知制御動作を説明するタイミングチ
ャートである。 図中、１はＭＰＵ、２ ハＲＯＭ、３は入出力ボート、
４はＲＡＭ、５はラッチ、６はＣＲＯＭ、７はデータセ
レクタ、８，９はＦＦ、１ｏは排他的論理和ゲート、１
１はＬＥＤ表示器、１２はゲートである。
の制御回路の構成を説明するブロック図、第２図はこの
発明による誤動作検知制御動作を説明するタイミングチ
ャートである。 図中、１はＭＰＵ、２ ハＲＯＭ、３は入出力ボート、
４はＲＡＭ、５はラッチ、６はＣＲＯＭ、７はデータセ
レクタ、８，９はＦＦ、１ｏは排他的論理和ゲート、１
１はＬＥＤ表示器、１２はゲートである。
Claims (4)
- （１）あらかじめメモリに格納されたシーケンスデータ
を所定ビットずつフェッチしてマシンサイクルを実行す
るマイクロプロセッサにおいて、前記メモリに格納され
るデータの所定ビット毎に従属する属性データをあらか
じめ記憶する属性データ記憶手段と、前記マイクロプロ
セッサが前記メモリに格納されるデータのフェッチに並
行して、前記属性データ記憶手段からフェッチされる属
性データと比較する比較手段と、この比較手段の出力に
基づいて前記マイクロプロセッサのマシンサイクルを停
止するリセット信号を出力する信号出力手段とを具備し
たことを特徴とするマイクロプロセッサの制御回路。 - （２）信号出力手段から出力されるリセット信号に基づ
いてマイクロプロセッサの誤動作を表示することを特徴
とする特許請求の範囲第（１）項記載のマイクロプロセ
ッサの制御回路。 - （３）メモリは、リードオンリメモリで構成することを
特徴とする特許請求の範囲第（１）項記載のマイクロプ
ロセッサの制御回路。 - （４）メモリは、ランダムアクセスメモリで構成するこ
とを特徴とする特許請求の範囲第（１）項記載のマイク
ロプロセッサの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61229637A JPS6385831A (ja) | 1986-09-30 | 1986-09-30 | マイクロプロセツサの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61229637A JPS6385831A (ja) | 1986-09-30 | 1986-09-30 | マイクロプロセツサの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6385831A true JPS6385831A (ja) | 1988-04-16 |
Family
ID=16895316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61229637A Pending JPS6385831A (ja) | 1986-09-30 | 1986-09-30 | マイクロプロセツサの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6385831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USH1987H1 (en) | 1998-04-23 | 2001-08-07 | Eastman Chemical Company | Non-volatile plasticizers and flow aids for polyesters |
-
1986
- 1986-09-30 JP JP61229637A patent/JPS6385831A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USH1987H1 (en) | 1998-04-23 | 2001-08-07 | Eastman Chemical Company | Non-volatile plasticizers and flow aids for polyesters |
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