JPS63150936A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS63150936A
JPS63150936A JP61299224A JP29922486A JPS63150936A JP S63150936 A JPS63150936 A JP S63150936A JP 61299224 A JP61299224 A JP 61299224A JP 29922486 A JP29922486 A JP 29922486A JP S63150936 A JPS63150936 A JP S63150936A
Authority
JP
Japan
Prior art keywords
input
output
semiconductor device
cells
buffer
Prior art date
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Pending
Application number
JP61299224A
Other languages
English (en)
Inventor
Masaki Ebina
蝦名　正樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS63150936A publication Critical patent/JPS63150936A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/998—Input and output buffer/driver structures

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し特にマスタスライス方式で形
成された半導体装置に関する。
〔従来の技術〕
従来マスタスライス方式で形成されたＣＭＯ８半導体素
子を有する半導体装置はその入出力セル部専用の試験用
回路は持っていなかった。
〔発明が解決しようとする問題点〕
上述した従来の半導体装置は半導体装置につくりこめら
れた製品回路とは独立して入出力セル部を動作させるこ
とができないため、各端子ごとに、ある特定パターンま
で半導体装置全体を動作さ、せねばならず、その入出力
セルの機能確認に時間がかかるとともに、その試験用プ
ログラムは複雑であった。これは、開発及び量産の時間
がかかることになり、コスト高となってしまう。
本発明の目的は上記欠点を除去し低コストの半導体装置
を提供することにある。
上述した従来の半導体装置に対し、本発明は、製品回路
とは独立して入出力セルを自由に動作させる試験専用回
路をパッケージ端子に対応する全人出セルに設けるとい
う独創性を有する。
〔問題点を解決するための手段〕
本発明の半導体装置は、マスタスライス方式で形成され
た半導体装置であって半導体装置に本来つくりこまれる
製品回路の他に、入力セルの１入力セルあるいは複数入
力セルからの出力信号が出力セルの１出力セルまたは複
数出力セルに伝達される様な入出力セル試験専用回路を
パッケージ端子に対応する全入出力セルもしくは予じめ
定めた入出力セルにわたって設けられている。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の半導体装置の一実施例を示す回路図で
あり、入出力セルとしてバッファを例にしている。製品
としての実使用状態のとき人力バッファ１より入力され
た信号は所望の製品回路２を通り、２人力１出力セレク
タ３を経て出力バッファ４より所望の期待値で出力され
る。このとき所望の製品回路２からの信号が出力バッフ
ァ４に伝わる用に、入出力セル試験切換用人力バッファ
５から２人力１出力セレクタ３にセレクト信号が送られ
ている。次に入出力セルの試験の時には、２人力１出力
セレクタ３は、入出力試験切換用人力バッファ５からの
セレクト信号により所望の製品回路２を通らないバイパ
ス回路１０１を選択し、入力バッファ１に入った信号は
直接出力バッファ４に伝達される。
第２図は本発明の半導体装置の第２の実施例を示す回路
図であり、第１の実施例同様入出力セルとしてバッファ
を例にしている。６は２人力１出カセレクタを内蔵した
出力バッファであり、入出力セル試験切換用人力バッフ
ァ５より入力される信号により所望の製品回路２からの
信号と入力バッファ１からの直接の信号のどちらかを選
択して出力させることができる。
なお、第１および第２図に示されるバイパス回路１０１
．セレクタ３は、半導体装置が収容されるパッケージの
入出力端子に対応する全入出力セル、もしくは予じめ定
めた入出力セルについて設ければよい。
〔発明の効果〕
以上説明したように本発明は製品回路とは独立して入出
力セルを試験する回路を設けることにより半導体装置の
試験、すなわち出力バッファの高レベル出力電圧、低レ
ベル出力電圧、高レベル出力電流、低レベル出力電流等
の試験、及び入力レベルの試験が非常に簡単に短時間に
行うことができる。また、半導体装置が所望の動作をし
ない時その原因が内部セルにあるのか入出力セルにある
のか、製品回路とは独立して入出力セルを動作させるこ
とができるので不良解析に非常に有効である。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図である。 １・・・入力バッファ、２・・・所望の製品回路、３・
・・２人力１出力セレクタ、４・・・出力バッファ、５
・・・入出力セル試験切換用人力バッファ、６・・・２
人力１出力セレクタ内蔵出力バッファ。 代理人　弁理士　内　原　　音／ネみ・々光 〈−二

Claims (1)

    【特許請求の範囲】
  1. マスタスライス方式で形成され入力セルおよび出力セル
    を有する半導体装置において、前記入力セルおよび出力
    セルの機能試験時に、該半導体装置に作りこまれる製品
    回路と独立して前記入力セルの１入力セルあるいは複数
    入力セルからの出力信号が前記出力セルの一出力セルあ
    るいは複数出力セルに伝達される入出力セル部の試験専
    用回路を前記半導体装置が収容されるパッケージの入出
    力端子に対応する全入出力セルもしくは予じめ定めた入
    出力セルにわたって設けたことを特徴とする半導体装置
    。
JP61299224A 1986-12-15 1986-12-15 半導体装置 Pending JPS63150936A (ja)

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