JPS63157204A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
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- JPS63157204A JPS63157204A JP30591686A JP30591686A JPS63157204A JP S63157204 A JPS63157204 A JP S63157204A JP 30591686 A JP30591686 A JP 30591686A JP 30591686 A JP30591686 A JP 30591686A JP S63157204 A JPS63157204 A JP S63157204A
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- Japan
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- memory
- bpu
- mpu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、ビットプロセッサと汎用１０セッサとを併
有する高速処理型のプログラマブル・コントローラの改
良に関する。
有する高速処理型のプログラマブル・コントローラの改
良に関する。
（発明の概要）
この発明では、ユーザプログラムの命令語列に対応して
、各命令語の属する命令群コードを順に記憶させたメモ
リと、前記メモリから命令群コードが読出されるのに応
答して、当該命令群に対応して予め定められた命令実行
条件の成立を判定する判定回路とを設け、前記ビットプ
ロセッサでは、ユーザ命令の読出、解読と並行して、前
記メモリから命令群コードを読出すとともに、基本命令
が解読されるときには、自信の演詐回路により当該命令
を実行する一方、応用命令が解読されるときには、前記
判定回路による判定結果を参照し、条１１成立が判定さ
れるとぎに限って当該応用命令を汎用プロセッサ側で実
行させ、条件不成立が判定されるときには当該応用命令
をビットプロセッサ側でスキップ処理させるようにした
ものである。
、各命令語の属する命令群コードを順に記憶させたメモ
リと、前記メモリから命令群コードが読出されるのに応
答して、当該命令群に対応して予め定められた命令実行
条件の成立を判定する判定回路とを設け、前記ビットプ
ロセッサでは、ユーザ命令の読出、解読と並行して、前
記メモリから命令群コードを読出すとともに、基本命令
が解読されるときには、自信の演詐回路により当該命令
を実行する一方、応用命令が解読されるときには、前記
判定回路による判定結果を参照し、条１１成立が判定さ
れるとぎに限って当該応用命令を汎用プロセッサ側で実
行させ、条件不成立が判定されるときには当該応用命令
をビットプロセッサ側でスキップ処理させるようにした
ものである。
（従来技術とその問題点）
この種の高速処理型プログラマブル・コントローラにあ
っては、ＬＤ、ＡＮＤなどの基本命令を実行するビット
プロセッサと、〜ＩＯＶ、ＡＤＤなどの応用命令を実行
する汎用プロセッサとを備え、常時はごツ１−プロセッ
サ側が制御権を握って、ユーザ命令の読出、解読を行な
い、基本命令の解読時には、自身の演算回路により当該
命令を処理する一方、応用命令の解読時には、制御権を
汎用プロセッサ側へ受渡して、当該命令を汎用プロセッ
ナ側で処理させるように構成されていた。
っては、ＬＤ、ＡＮＤなどの基本命令を実行するビット
プロセッサと、〜ＩＯＶ、ＡＤＤなどの応用命令を実行
する汎用プロセッサとを備え、常時はごツ１−プロセッ
サ側が制御権を握って、ユーザ命令の読出、解読を行な
い、基本命令の解読時には、自身の演算回路により当該
命令を処理する一方、応用命令の解読時には、制御権を
汎用プロセッサ側へ受渡して、当該命令を汎用プロセッ
ナ側で処理させるように構成されていた。
しかしながち、このような従来の高速゛処理型プログラ
マブル・コントローラにあっては、応用命令が解読され
た場合は、制御権を汎用プロセッサ側へ無条件で受渡ず
ようにしていたため、実行条件が規定された応用命令の
場合での条件が成立していないと、ビットプロセッサ側
から汎用プロセッサ側への制御権移行が無駄になり、そ
の分だけ処理速度を低下させるという問題点があった。
マブル・コントローラにあっては、応用命令が解読され
た場合は、制御権を汎用プロセッサ側へ無条件で受渡ず
ようにしていたため、実行条件が規定された応用命令の
場合での条件が成立していないと、ビットプロセッサ側
から汎用プロセッサ側への制御権移行が無駄になり、そ
の分だけ処理速度を低下させるという問題点があった。
（発明の目的）
この発明の目的は、この種の高速処理型プログラマブル
番フン１−ローラにおいて、ビットプロセッサ側から汎
用プロセッサ側への制御権の受渡しを必要最小限にとど
め、無駄時間を省くことにより一層の高速処理化を図る
ことにある。
番フン１−ローラにおいて、ビットプロセッサ側から汎
用プロセッサ側への制御権の受渡しを必要最小限にとど
め、無駄時間を省くことにより一層の高速処理化を図る
ことにある。
（発明の構成と効果）
この発明は上記の目的を達成するために、ＬＤ。
ＡＮＤなどの基本命令を実行するビットプロセッサと、
ＭＯＶ、ＡＤＤなどの応用命令を実行する汎用プロセッ
サとを併有するプログラマブル・コントローラにおいて
、 ユーザプログラムの命令語列に対応して、各命令へＲの
属する命令群コードを順に記憶させたメモリと、 前記メモリから命令群コードが読出されるのに応答して
、当該命令群に対応して予め定められた命令実行条件の
成立を判定する判定回路とを設け、前記ビットプロセッ
サでは、ユーザ命令の読出。
ＭＯＶ、ＡＤＤなどの応用命令を実行する汎用プロセッ
サとを併有するプログラマブル・コントローラにおいて
、 ユーザプログラムの命令語列に対応して、各命令へＲの
属する命令群コードを順に記憶させたメモリと、 前記メモリから命令群コードが読出されるのに応答して
、当該命令群に対応して予め定められた命令実行条件の
成立を判定する判定回路とを設け、前記ビットプロセッ
サでは、ユーザ命令の読出。
解読と並行して、前記メモリから命令群コードを読出す
とともに、基本命令が解読されるときには、自身の演算
回路により当該命令を実行する一方、応用命令がＷ？読
されるときには、前記判定回路による判定結果を参照し
、条件成立が判定されるときに限って当該応用命令を汎
用プロセッサ側で実行ざＵ、条件不成立が判定されると
きには当該応用命令をヒツトプロセッサ側でスキップ処
理させること、 を特徴とするしのである。
とともに、基本命令が解読されるときには、自身の演算
回路により当該命令を実行する一方、応用命令がＷ？読
されるときには、前記判定回路による判定結果を参照し
、条件成立が判定されるときに限って当該応用命令を汎
用プロセッサ側で実行ざＵ、条件不成立が判定されると
きには当該応用命令をヒツトプロセッサ側でスキップ処
理させること、 を特徴とするしのである。
このような構成によれば、ピッドブＵセッザ側で応用命
令が解読されたとしても、判定回路によって命令実行条
件の成立が判定されない限り、ごツトプロセッサ側から
汎用１０セツ吠側Ｉ＼の制御権受渡しは行なわれないた
め、その分だＣプ処理速度の高速化を図ることができる
。
令が解読されたとしても、判定回路によって命令実行条
件の成立が判定されない限り、ごツトプロセッサ側から
汎用１０セツ吠側Ｉ＼の制御権受渡しは行なわれないた
め、その分だＣプ処理速度の高速化を図ることができる
。
（実施例の説明）
第１図は本発明が適用された高速処理型プログラマブル
・コント［コーラの電気的なハードウェア構成を示すブ
ロック図である。
・コント［コーラの電気的なハードウェア構成を示すブ
ロック図である。
同図に示されるように、このプログラマブル・コントロ
ーラは、ビットプロセッサ（以下、ＢＰＵという）、汎
用プ［］ｊｚツサ（以下、ＭＰｔＪという）からなる２
つのプロヒッリ−１，２，Ｉ１０メモリ３．ユーザメモ
リ４．フラグメモリ５．システムメモリ６、ワークメモ
リ７、周辺装置をサポ−１〜するペリフェラルインタフ
ェース８．入出力装置を動作さＵるＩ１０インタフェー
ス９などを備えている。
ーラは、ビットプロセッサ（以下、ＢＰＵという）、汎
用プ［］ｊｚツサ（以下、ＭＰｔＪという）からなる２
つのプロヒッリ−１，２，Ｉ１０メモリ３．ユーザメモ
リ４．フラグメモリ５．システムメモリ６、ワークメモ
リ７、周辺装置をサポ−１〜するペリフェラルインタフ
ェース８．入出力装置を動作さＵるＩ１０インタフェー
ス９などを備えている。
ＭＰ（Ｊ２はプログラマブル・コントローラ全体の主導
権を持も、システムメモリ６内にのかれたプログラムに
従って動作する。また、ＢＰＵ２を通して、Ｉ１０メモ
リ３ヤユーヂメモリ４．フラグメモリ５をもアクセスで
きる構造となっている。
権を持も、システムメモリ６内にのかれたプログラムに
従って動作する。また、ＢＰＵ２を通して、Ｉ１０メモ
リ３ヤユーヂメモリ４．フラグメモリ５をもアクセスで
きる構造となっている。
これによって、
１）周辺装置からユーザプログラムの書込。
読出
２）フラグメモリの作成
３）Ｉ１０リフレッシュ、高機能Ｉ１０のコントロール
４）ＢＰＵの起動／停止
５）応用命令の実行
６）内部基準りＯツクの作成
７）割込処理
などを実行するようになされている。
一方、ＢＰＵｌはＭ Ｐ Ｕ、 ２の起動により動作し
、ＢＰＵ内部のプログラムカウンタによって、ユーザプ
ログラムを順次読出すことによって、１）ユーザプログ
ラムの読出 ２）基本命令の実行 ３）フラグメモリの読出 ４）応用命令非実行時のスキップ処理 ５）微分フラグのよ込 などを実行する。
、ＢＰＵ内部のプログラムカウンタによって、ユーザプ
ログラムを順次読出すことによって、１）ユーザプログ
ラムの読出 ２）基本命令の実行 ３）フラグメモリの読出 ４）応用命令非実行時のスキップ処理 ５）微分フラグのよ込 などを実行する。
フラグメモリｂは、第２図に示されるように、ユーザプ
ログラムの１ワード（１６ヒツト）に対応して４ビツト
のエリアを有する。このうち、１ビツトＦＤ３は微分フ
ラグとｉｌｌばれ、残りの３ピッｌｌ：Ｄｏ 、ＦＤｒ
、ＦＤ２は命令グループの種別コードを示している。
ログラムの１ワード（１６ヒツト）に対応して４ビツト
のエリアを有する。このうち、１ビツトＦＤ３は微分フ
ラグとｉｌｌばれ、残りの３ピッｌｌ：Ｄｏ 、ＦＤｒ
、ＦＤ２は命令グループの種別コードを示している。
微分フラグＦ Ｄ 、ｔはヒツト演ｐ部の演粋結果。
すなわちパワーフロー（以下、Ｐ［という）の立ら上が
り（“Ｏｐｓ→“４１１゛）、立ら下がり（“′１゛′
→“０°゛）の検出のためのフラグで、応用命令か読出
されたとき、その時点のＰＦの値を各スキャン毎に入力
する。
り（“Ｏｐｓ→“４１１゛）、立ら下がり（“′１゛′
→“０°゛）の検出のためのフラグで、応用命令か読出
されたとき、その時点のＰＦの値を各スキャン毎に入力
する。
フラグメモリ５に記憶された命令グループの種別と動作
の内容を第３図に、またその判別のための判定回路を第
４図に示す。
の内容を第３図に、またその判別のための判定回路を第
４図に示す。
命令グループ０（，１基本命令群を示し、常にＢＰＵｌ
で実行する。命令グループ１は常にＭＰＵ２で処理する
命令群で、ＥＮＤ命令などがこれに相当する。グループ
１に属する命令のときは、ＢＰＵｌは無条件で停止し、
主導権をＭＰＵ２に受渡す。
で実行する。命令グループ１は常にＭＰＵ２で処理する
命令群で、ＥＮＤ命令などがこれに相当する。グループ
１に属する命令のときは、ＢＰＵｌは無条件で停止し、
主導権をＭＰＵ２に受渡す。
命令グループ２は、ＰＦの立ち上がり時１こ実行する命
令群である。これは、前回のスキセン時のＰＦの値（以
下Ｐ Ｐ Ｆという）を微分フラグＦＤ３より読出し、
現在のＰＦの値と比較することによって、ＰＦの立ち上
がりを検出する。そして、立も上がり時はＢＰｔＪｌは
停止し、主導権をＭＰＵ２に受渡す。
令群である。これは、前回のスキセン時のＰＦの値（以
下Ｐ Ｐ Ｆという）を微分フラグＦＤ３より読出し、
現在のＰＦの値と比較することによって、ＰＦの立ち上
がりを検出する。そして、立も上がり時はＢＰｔＪｌは
停止し、主導権をＭＰＵ２に受渡す。
立上がり時以外は、ＢＰＵｌ内の図示しないスキップ回
路が向き、次の命令語の先頭までスキップする。
路が向き、次の命令語の先頭までスキップする。
命令グループ３は、ＰＦの立も下がり時に実行する命令
群である。命令グループ２と同様に、前回のＰＦと現在
のＰＦとを比較して立も下がりを検出し、立ち下がり時
のみＩ’ｖＩＰＵ２へ制６１Ｉ権を受渡し、他はスキッ
プする。
群である。命令グループ２と同様に、前回のＰＦと現在
のＰＦとを比較して立も下がりを検出し、立ち下がり時
のみＩ’ｖＩＰＵ２へ制６１Ｉ権を受渡し、他はスキッ
プする。
命令グループ４は、Ｐ Ｆ ＝“１パのときのみ実行す
る命令群、命令グループ５はＰ Ｆ ＝“０１１のとき
のみ実行する命令群で、それぞれ実行条件成立時ＭＰＬ
Ｊ２へ受渡し、不成立ｕ４はスギツブする。
る命令群、命令グループ５はＰ Ｆ ＝“０１１のとき
のみ実行する命令群で、それぞれ実行条件成立時ＭＰＬ
Ｊ２へ受渡し、不成立ｕ４はスギツブする。
命令グループ７は、命令語の２ワード目以降を示し、ス
キップするとぎに、次の命令１１１の先頭を検索するた
めに用いられる。
キップするとぎに、次の命令１１１の先頭を検索するた
めに用いられる。
以上の各命令グループコードは、第４図に示される３−
８デコーダでＷし−される。デコード出力１はＢ Ｐ
Ｕ処理指令信号Ｓ１となり、デコート出力２は無条件で
ＭＰＵ処理指令１３月８２となる。
８デコーダでＷし−される。デコード出力１はＢ Ｐ
Ｕ処理指令信号Ｓ１となり、デコート出力２は無条件で
ＭＰＵ処理指令１３月８２となる。
また、デコード出カフは無茶１１でスキップ処理指令信
号８３となる。デコード出力２〜５については、ＡＮＤ
ゲート１０ａ〜１０ｄて論理条件成立時のみＭＰＵ処理
信号Ｓ２となり、不成立時にはＡＮＤゲート１０ｅによ
りスキップ処理指令信号Ｓ３となる。
号８３となる。デコード出力２〜５については、ＡＮＤ
ゲート１０ａ〜１０ｄて論理条件成立時のみＭＰＵ処理
信号Ｓ２となり、不成立時にはＡＮＤゲート１０ｅによ
りスキップ処理指令信号Ｓ３となる。
次に、第５図はＭＰＵで実行される制御内容を概略的に
示すゼネラル７０−ヂヤートであり、以下この７０−ヂ
セートに従ってＭＰＵの動作を系統的に説明する。
示すゼネラル７０−ヂヤートであり、以下この７０−ヂ
セートに従ってＭＰＵの動作を系統的に説明する。
電源投入によりプログラムがスタートすると、まずイニ
シャル処理が実行されて、各種フラグ。
シャル処理が実行されて、各種フラグ。
レジスタ類の初期設定が行なわれるとともに、特に本発
明では、第２図に示されるユーザメモリをその先頭から
検索することにより、各命令語が何れの命令群に属する
かを解析し、その解析結束を順次フラグメモリへと登録
する自動処理が行なわれる（ステップ５０１）。
明では、第２図に示されるユーザメモリをその先頭から
検索することにより、各命令語が何れの命令群に属する
かを解析し、その解析結束を順次フラグメモリへと登録
する自動処理が行なわれる（ステップ５０１）。
続くシステムサービス処理では、公知のプログラミング
処理、Ｔ：ニタ処理などを行なって、プログラミングツ
ールからのキー操作を検出する（ステップ５０２）。
処理、Ｔ：ニタ処理などを行なって、プログラミングツ
ールからのキー操作を検出する（ステップ５０２）。
続く入力更新処理では、Ｉ１０インタフェース９を介し
て入出力装置から入力データを取込み、これをＩ１０メ
モリ３の入カニリアに古込む（ステップ５０３）。
て入出力装置から入力データを取込み、これをＩ１０メ
モリ３の入カニリアに古込む（ステップ５０３）。
以後、システムサービスｆｆ１ｌ！Ｉ！でＲＵ Ｎキー
の操作が確認されるまでの而（ステップ５０４否定）、
Ｉ１０インタフェース９を介して仝出力を強制的にＯＦ
Ｆ状態に設定する（ステップ５０５）。 。
の操作が確認されるまでの而（ステップ５０４否定）、
Ｉ１０インタフェース９を介して仝出力を強制的にＯＦ
Ｆ状態に設定する（ステップ５０５）。 。
この状態にＱいて、プログラミング・ツール（図示省略
）でＦ＜ Ｕ Ｎ操作が行なわれると（ステップ５０４
肖定）、ユーザプログラムの゛実行処理が開始される。
）でＦ＜ Ｕ Ｎ操作が行なわれると（ステップ５０４
肖定）、ユーザプログラムの゛実行処理が開始される。
この命令実行処理では、後述する第６図及σ第゛７図の
フローチャートに従って、ＢＰＵｌ及びＭＰＵ２を適宜
使用してユーザ命令の実行処理を行ない、最終的にＥＮ
Ｄ命令が検出されるのを侍って（ステップ５０７肯定）
、出力更新処理へ移行する。
フローチャートに従って、ＢＰＵｌ及びＭＰＵ２を適宜
使用してユーザ命令の実行処理を行ない、最終的にＥＮ
Ｄ命令が検出されるのを侍って（ステップ５０７肯定）
、出力更新処理へ移行する。
この出力更新処理では、命令実行結果で占替が終了した
Ｉ１０メモリの出力データを、・Ｉ１０インタフェース
９を介して出力装置へ送出する。
Ｉ１０メモリの出力データを、・Ｉ１０インタフェース
９を介して出力装置へ送出する。
そして、以上ステップ５０１〜５０８の処理を、ＲＵＮ
モードが継続する限り繰り返すわけである。
モードが継続する限り繰り返すわけである。
次に、第６図及び第７図を参照しながち、本発明の要部
について説明する。
について説明する。
前述したように、ＲＵＮモードに入る前に、フラグメモ
リ５内にはユーザプログラムを予め用意されたテーブル
に従って解析することにより１ｑられたグループ種別コ
ードが登録されている。
リ５内にはユーザプログラムを予め用意されたテーブル
に従って解析することにより１ｑられたグループ種別コ
ードが登録されている。
このとき、微分フラグＦＤ３にはグループ２は初期値“
１゛′を、グループ３は初期値“Ｏ′′を記憶しでおく
。
１゛′を、グループ３は初期値“Ｏ′′を記憶しでおく
。
ここで、ユーザメしり４に書込まれているユーザプログ
ラムは、従来機種との′ｒＬ換性２周辺装置の共用性か
ち、従来の命令コードと同一のものが使われている。
ラムは、従来機種との′ｒＬ換性２周辺装置の共用性か
ち、従来の命令コードと同一のものが使われている。
ユーザプログラムの実行は、第６図のＭＰＵの動作フロ
ー、第７図のＢＰＵの動作フローによって示される手順
で行なわれる。
ー、第７図のＢＰＵの動作フローによって示される手順
で行なわれる。
すなわち、まずＭＰＵ２はＢＰＵｌのプログラムカウン
タを、ユーザプログラムの先頭にセットし、ＢＰ（Ｊｌ
を起動する（ステップ６ｏ１）。以後、ＭＰＵ２はＢＰ
Ｕｌが停止するまで待機している（ステップ６０２否定
）。
タを、ユーザプログラムの先頭にセットし、ＢＰ（Ｊｌ
を起動する（ステップ６ｏ１）。以後、ＭＰＵ２はＢＰ
Ｕｌが停止するまで待機している（ステップ６０２否定
）。
一方、ＢＰＵｌはユーザ命令を読出しくステップ７０１
）、まず基本命令かどうかを判断する（ステップ７０２
）。基本命令であれば（ステップ７０２肯定）、そのま
ま自身の演算回路で命令を実行しくステップ７０３）、
次のユーザ命令を読出す（ステップ７０１）。
）、まず基本命令かどうかを判断する（ステップ７０２
）。基本命令であれば（ステップ７０２肯定）、そのま
ま自身の演算回路で命令を実行しくステップ７０３）、
次のユーザ命令を読出す（ステップ７０１）。
もし、基本命令でない、づなわも応用命令であれば（ス
テップ７０２否定）、次にフラグメ［りからグループ種
別コードを読出す（ステップ７゜４）。
テップ７０２否定）、次にフラグメ［りからグループ種
別コードを読出す（ステップ７゜４）。
次いで、第４図に示される判定回路の出力により、応用
命令の実行条件が成立しているが否かを判別しくステッ
プ７０５）、条件不成立の場合はくステップ７０５否定
）スキップ回路（図示せず）を動作させ、次の命令の先
頭までスキップする。
命令の実行条件が成立しているが否かを判別しくステッ
プ７０５）、条件不成立の場合はくステップ７０５否定
）スキップ回路（図示せず）を動作させ、次の命令の先
頭までスキップする。
応用命令実行条イ′［が成立した場合は（ステップ７０
５肖定）、ＢＰＵＩを停止し、ＭＰＵ２に主専権を受渡
すくステップ７０６）。
５肖定）、ＢＰＵＩを停止し、ＭＰＵ２に主専権を受渡
すくステップ７０６）。
ＭＰＵ２はＢＰＬＪＩが停止したことを検知しくステッ
プ６０２肖定）、その停止した要因を判定する。もし応
用命令以外でＢＰＵｌが停止した場合はくステップ６０
３否定）、異常とみなして異常処理を行なう。
プ６０２肖定）、その停止した要因を判定する。もし応
用命令以外でＢＰＵｌが停止した場合はくステップ６０
３否定）、異常とみなして異常処理を行なう。
応用命令で停止した場合は（ステップ６０３肖定）、ま
ずＥＮＤ命令かどうかを判別しくステップ６０４）、Ｅ
ＮＤ命令ならば（ステップ６０４肯定）ユーザプログラ
ムの１スキヤンの実行を終了する。
ずＥＮＤ命令かどうかを判別しくステップ６０４）、Ｅ
ＮＤ命令ならば（ステップ６０４肯定）ユーザプログラ
ムの１スキヤンの実行を終了する。
ＥＮＤ命令以外の応用命令であれば（ステップ６０４否
定）、その命令語を実行しくステップ６０５）、次の命
令語よりＢＰＵを起動し、ユーザプログラムの実行を続
ける。
定）、その命令語を実行しくステップ６０５）、次の命
令語よりＢＰＵを起動し、ユーザプログラムの実行を続
ける。
以上のようにして、ユーザプログラム実行中ＭＰＵ２と
ＢＰＵｌ間の不要な受渡しを最小限にし、高速化を図る
ことが可能となる。
ＢＰＵｌ間の不要な受渡しを最小限にし、高速化を図る
ことが可能となる。
また、フラグメモリ４はＲＡＭによって構成されている
ので、必要に応じてグループ種別を変化させることもて
きる。例えばＰ「の立ら上がり時と立ら下がり時両方実
行したい命令の場合、始めグループ２に位置付Ｃブでお
いて、立ち上がり時にグループ３にフラグメモリを占替
える。次の立ち下がり時にグループ２に戻しておけば、
立ち上がり、立ら下がりとも実行する命令となる。この
ようにグループをユーザ命令・自体で変化させることに
より、より適切な実行条件を得ることもできる。
ので、必要に応じてグループ種別を変化させることもて
きる。例えばＰ「の立ら上がり時と立ら下がり時両方実
行したい命令の場合、始めグループ２に位置付Ｃブでお
いて、立ち上がり時にグループ３にフラグメモリを占替
える。次の立ち下がり時にグループ２に戻しておけば、
立ち上がり、立ら下がりとも実行する命令となる。この
ようにグループをユーザ命令・自体で変化させることに
より、より適切な実行条件を得ることもできる。
第１図は本発明が適用された高速処理型プログラマブル
・コン］・ローラの電気的なハードウェア構成を示すブ
ロック図、第２図はノラグメモリ及びユーザメモリの内
容を示すメモリマツプ、第３図は各命令群コードと命令
実行条件のＩ３！１係を示すテーブルの内容を示すメ［
リマップ、第４図はＢＰＵ内に設けられる条件成立判定
回路を示すブロック図、第５図はＭＰＵの制御プログラ
ムの構成を示すビネラルフローチャート、第６図は命令
実行処理におけるＭＰＵの動作を示すフローチャー［−
１第７図は命令実行処理における［３ＰＵの動作を示す
フローチャー１・である。 １・・・ＢＰＵ ２・・・ＭＰＬＩ ４・・・ユーザメモリ ５・・・フラグメモリ １３・・・判定回路 第１図 第２ＷＪ ７ラブル１１ ニーずソ七す第５
ｒｊＡ 第６図
・コン］・ローラの電気的なハードウェア構成を示すブ
ロック図、第２図はノラグメモリ及びユーザメモリの内
容を示すメモリマツプ、第３図は各命令群コードと命令
実行条件のＩ３！１係を示すテーブルの内容を示すメ［
リマップ、第４図はＢＰＵ内に設けられる条件成立判定
回路を示すブロック図、第５図はＭＰＵの制御プログラ
ムの構成を示すビネラルフローチャート、第６図は命令
実行処理におけるＭＰＵの動作を示すフローチャー［−
１第７図は命令実行処理における［３ＰＵの動作を示す
フローチャー１・である。 １・・・ＢＰＵ ２・・・ＭＰＬＩ ４・・・ユーザメモリ ５・・・フラグメモリ １３・・・判定回路 第１図 第２ＷＪ ７ラブル１１ ニーずソ七す第５
ｒｊＡ 第６図
Claims (3)
- （１）ＬＤ、ＡＮＤなどの基本命令を実行するビットプ
ロセッサと、ＭＯＶ、ＡＤＤなどの応用命令を実行する
汎用プロセッサとを併有するプログラマブル・コントロ
ーラにおいて、 ユーザプログラムの命令語列に対応して、各命令語の属
する命令群コードを順に記憶させたメモリと、 前記メモリから命令群コードが読出されるのに応答して
、当該命令群に対応して予め定められた命令実行条件の
成立を判定する判定回路とを設け、前記ビットプロセッ
サでは、ユーザ命令の読出、解読と並行して、前記メモ
リから命令群コードを読出すとともに、基本命令が解読
されるときには、自身の演算回路により当該命令を実行
する一方、応用命令が解読されるときには、前記判定回
路による判定結果を参照し、条件成立が判定されるとき
に限って当該応用命令を汎用プロセッサ側で実行させ、
条件不成立が判定されるときには当該応用命令をビット
プロセッサ側でスキップ処理させること、 を特徴とするプログラマブル・コントローラ。 - （２）前記メモリへの命令群コードの書込は、ユーザプ
ログラムの実行開始に先立ち、ユーザプログラム中の各
命令語が何れの命令群に属するかを解析し、その解析結
果を書込む自動処理により行なわれる特許請求の範囲第
１項に記載のプログラマブル・コントローラ。 - （３）前記メモリへの命令群コードの書込は、ユーザプ
ログラムから特定の命令語が読出されたとき、指定され
た命令群コードを指定されたアドレスに書込む自動処理
により行なわれる特許請求の範囲第１項に記載のプログ
ラマブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61305916A JPH0731528B2 (ja) | 1986-12-22 | 1986-12-22 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61305916A JPH0731528B2 (ja) | 1986-12-22 | 1986-12-22 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63157204A true JPS63157204A (ja) | 1988-06-30 |
| JPH0731528B2 JPH0731528B2 (ja) | 1995-04-10 |
Family
ID=17950842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61305916A Expired - Lifetime JPH0731528B2 (ja) | 1986-12-22 | 1986-12-22 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731528B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02204803A (ja) * | 1989-02-03 | 1990-08-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
| JPH03204004A (ja) * | 1989-12-29 | 1991-09-05 | Sharp Corp | プログラマブルコントローラ |
| JPH03217903A (ja) * | 1990-01-24 | 1991-09-25 | Fuji Electric Co Ltd | プログラマブルコントローラ |
| JPH10307607A (ja) * | 1997-05-08 | 1998-11-17 | Hitachi Ltd | 主プロセッサ及びプログラマブルコントローラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523510A (en) * | 1978-08-02 | 1980-02-20 | Hitachi Ltd | Sequence control unit |
-
1986
- 1986-12-22 JP JP61305916A patent/JPH0731528B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523510A (en) * | 1978-08-02 | 1980-02-20 | Hitachi Ltd | Sequence control unit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02204803A (ja) * | 1989-02-03 | 1990-08-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
| JPH03204004A (ja) * | 1989-12-29 | 1991-09-05 | Sharp Corp | プログラマブルコントローラ |
| JPH03217903A (ja) * | 1990-01-24 | 1991-09-25 | Fuji Electric Co Ltd | プログラマブルコントローラ |
| JPH10307607A (ja) * | 1997-05-08 | 1998-11-17 | Hitachi Ltd | 主プロセッサ及びプログラマブルコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0731528B2 (ja) | 1995-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |