JPH03196204A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH03196204A JPH03196204A JP33483989A JP33483989A JPH03196204A JP H03196204 A JPH03196204 A JP H03196204A JP 33483989 A JP33483989 A JP 33483989A JP 33483989 A JP33483989 A JP 33483989A JP H03196204 A JPH03196204 A JP H03196204A
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- JP
- Japan
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- instruction
- word
- processor
- operation instruction
- word operation
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- Executing Machine-Instructions (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブルコントローラに係り、特に、ビ
ット演算命令中にワード演算命令が混在する命令を高速
に実行するに好適なプログラマブルコントローラとその
プログラム実行方法とプログラム格納用メモリとプログ
ラム命令の格納方法に関する。
ット演算命令中にワード演算命令が混在する命令を高速
に実行するに好適なプログラマブルコントローラとその
プログラム実行方法とプログラム格納用メモリとプログ
ラム命令の格納方法に関する。
プログラマブルコントローラが対象とする被制御対象も
近年は複雑になり、シーケンスコントロールの中にＰＩ
Ｄ制御を行なうことが当たり前になってきている。この
ため、プログラマブルコントローラの制御命令プログラ
ムは、シーケンス命令であるラダー命令（ビット命令）
と数値演算命令（ワード演算命令）とが混在するように
なっている。
近年は複雑になり、シーケンスコントロールの中にＰＩ
Ｄ制御を行なうことが当たり前になってきている。この
ため、プログラマブルコントローラの制御命令プログラ
ムは、シーケンス命令であるラダー命令（ビット命令）
と数値演算命令（ワード演算命令）とが混在するように
なっている。
このようなビット演算命令とワード演算命令が混在する
命令を実行する従来のプログラマブルコントローラは、
例えば特開昭５６−１０５５０５号公報記載の様に、シ
ーケンス命令（ビット演算命令）をハードウェアで処理
し数値演算（ワード演算命令）を専用回路によるマイク
ロプログラムで処理する構成にしたり、あるいは、ビッ
ト演算命令を専用に処理するプロセッサを設けると共に
プログラマブルコントローラ全体を統括する汎用プロセ
ッサにワード演算命令も実行させる構成にしている。
命令を実行する従来のプログラマブルコントローラは、
例えば特開昭５６−１０５５０５号公報記載の様に、シ
ーケンス命令（ビット演算命令）をハードウェアで処理
し数値演算（ワード演算命令）を専用回路によるマイク
ロプログラムで処理する構成にしたり、あるいは、ビッ
ト演算命令を専用に処理するプロセッサを設けると共に
プログラマブルコントローラ全体を統括する汎用プロセ
ッサにワード演算命令も実行させる構成にしている。
ビット演算命令中にワード演算命令が混在する命令を実
行する場合、処理に時間がかかるという問題がある。こ
の原因の１つは、命令中のどれがビット演算命令であり
どれがワード演算命令であるかを判別するのに時間がか
かることにある。更１こ別の原因として、プログラマブ
ルコントローラ全体の動作を統括する汎用プロセッサが
ワード演算命令を認識してこれを実行する場合に、この
ワード演算命令をプロセッサが実行可能なマシン言語（
オブジェクトコート）に翻訳しなければならず、この翻
訳に時間がかかることにある。上述した従来技術はこれ
らを解決するものではなく、被制御対象が複雑で大規模
になるほど制御処理に時間がかかり、実用的でなくなっ
てきている。また、シーケンス命令をハードウェアで行
なう構成にすると、ハード量が大きくなり、これも実用
的でない。
行する場合、処理に時間がかかるという問題がある。こ
の原因の１つは、命令中のどれがビット演算命令であり
どれがワード演算命令であるかを判別するのに時間がか
かることにある。更１こ別の原因として、プログラマブ
ルコントローラ全体の動作を統括する汎用プロセッサが
ワード演算命令を認識してこれを実行する場合に、この
ワード演算命令をプロセッサが実行可能なマシン言語（
オブジェクトコート）に翻訳しなければならず、この翻
訳に時間がかかることにある。上述した従来技術はこれ
らを解決するものではなく、被制御対象が複雑で大規模
になるほど制御処理に時間がかかり、実用的でなくなっ
てきている。また、シーケンス命令をハードウェアで行
なう構成にすると、ハード量が大きくなり、これも実用
的でない。
本発明の目的は、ビット演算命令中にワード演算命令が
混在する命令を高速に処理することのできるプログラマ
ブルコントローラとそのプログラム実行方法並びにプロ
グラム命令格納方法とメモリを提供することにある。
混在する命令を高速に処理することのできるプログラマ
ブルコントローラとそのプログラム実行方法並びにプロ
グラム命令格納方法とメモリを提供することにある。
上記目的は、プログラマブルコントローラ全体を統括す
る汎用プロセッサの他に、ビット演算命令処理専用プロ
セッサとワード演算命令処理専用プロセッサとを設ける
ことで、達成される。
る汎用プロセッサの他に、ビット演算命令処理専用プロ
セッサとワード演算命令処理専用プロセッサとを設ける
ことで、達成される。
上記目的、ビット演算命令処理専用プロセッサがワード
演算命令を認識してワード演算命令を処理するプロセッ
サに割り込みをかけて該プロセッサにワード演算命令を
実行させる場合に、該ワード演算命令に対応したオブジ
ェクミーコードを該プロセッサに渡すことで、達成され
る。
演算命令を認識してワード演算命令を処理するプロセッ
サに割り込みをかけて該プロセッサにワード演算命令を
実行させる場合に、該ワード演算命令に対応したオブジ
ェクミーコードを該プロセッサに渡すことで、達成され
る。
上記目的は、プログラマブルコントローラの実行する命
令をメモリに格納する場合に、各構成命令毎にそれがビ
ット演算命令なのかワード演算命令なのかを識別する情
報を付加することで、達成される。
令をメモリに格納する場合に、各構成命令毎にそれがビ
ット演算命令なのかワード演算命令なのかを識別する情
報を付加することで、達成される。
プログラマブルコントローラ全体を統括する汎用プロセ
ッサの他にワード演算命令処理専用プロセッサを設ける
ことで、この専用プロセッサはワード演算命令以外の処
理に煩わされることがなく、処理を高速に実行すること
ができる。
ッサの他にワード演算命令処理専用プロセッサを設ける
ことで、この専用プロセッサはワード演算命令以外の処
理に煩わされることがなく、処理を高速に実行すること
ができる。
また、ワード演算命令を実行するプロセッサは、ワード
演算命令をビット演算命令処理専用プロセッサが認識し
てこれをワード演算命令を実行する場合にオブジェクト
コードで渡すことで、該プロセッサはマシン語への翻訳
が必要となり、その分だけ処理の高速化を図れる。
演算命令をビット演算命令処理専用プロセッサが認識し
てこれをワード演算命令を実行する場合にオブジェクト
コードで渡すことで、該プロセッサはマシン語への翻訳
が必要となり、その分だけ処理の高速化を図れる。
更にまた。各構成命令を識別情報にてビット演算命令で
あるかワード演算命令であるかを区別できるので、両命
令の判別を迅速に行なうことが可能になる。
あるかワード演算命令であるかを区別できるので、両命
令の判別を迅速に行なうことが可能になる。
以下、本発明の一実施例を図面を参照して説明する。
第２図は１本発明の一実施例に係るプログラマブルコン
トローラの全体構成図である。このプログラマブルコン
トローラ１は、中央処理装置（ｃＰＵ）２と、シーケン
ス演算処理装置（ＳＰＵ）３と、プロセス入力格納メモ
リ（Ｐ Ｉ Ｏメモリ）４とを備えてなり、プロセス入
出力装置（ＰＩ○）５を介してモータ６、スイッチ７、
センサ８等と接続されている。
トローラの全体構成図である。このプログラマブルコン
トローラ１は、中央処理装置（ｃＰＵ）２と、シーケン
ス演算処理装置（ＳＰＵ）３と、プロセス入力格納メモ
リ（Ｐ Ｉ Ｏメモリ）４とを備えてなり、プロセス入
出力装置（ＰＩ○）５を介してモータ６、スイッチ７、
センサ８等と接続されている。
中央処理装置２は、主としてプログラマブルコントロー
ラ１全体を統括するものであり、各構成装置３，４等の
管理や通信プログラムの実行をしたり、機械制御プログ
ラム以外のワード演算処理を実行する。シーケンス演算
処理装置３は、ラダー言語等の機械制御プログラムを主
に実行するものである。ＰＩＯメモリ４は、シーケンス
演算処理族Ｗ３の演算結果であるプロセス命令値を格納
したり、シーケンス演算処理装置３の演算に必要なプロ
セス側６，７．８のオン・オフ状態を周期的に読み取っ
たデータを格納するものである。っまり、このプログラ
マブルコントローラ１は、プロセスデータとシーケンス
演算処理装置３内に予め格納されている制御プログラム
とにより演算を実行し、モータ６のオンオフ制御を行な
う。
ラ１全体を統括するものであり、各構成装置３，４等の
管理や通信プログラムの実行をしたり、機械制御プログ
ラム以外のワード演算処理を実行する。シーケンス演算
処理装置３は、ラダー言語等の機械制御プログラムを主
に実行するものである。ＰＩＯメモリ４は、シーケンス
演算処理族Ｗ３の演算結果であるプロセス命令値を格納
したり、シーケンス演算処理装置３の演算に必要なプロ
セス側６，７．８のオン・オフ状態を周期的に読み取っ
たデータを格納するものである。っまり、このプログラ
マブルコントローラ１は、プロセスデータとシーケンス
演算処理装置３内に予め格納されている制御プログラム
とにより演算を実行し、モータ６のオンオフ制御を行な
う。
第１図は、シーケンス演算処理装置３の詳細構成図であ
る。シーケンス演算処理装置３は、ビット演算命令とワ
ード演算命令が混在するシーケンスプログラムを格納し
たメモリ（以下、ＳＥＱメモリという。）９と、各ワー
ド演算命令に対応するマシン語であるオブジェクトコー
ドを格納したメモリ（以下、ＯＢＪメモリという。）ｌ
Ｏと、専らビット演算命令を処理するビット演算処理プ
ロセッサ１２と、専ら機械制御プログラム（シーケンス
プログラム）のワード演算命令を処理するワード演算処
理プロセッサ１３と、ＯＢＪメモリ１０から取り出した
オブジェクトコードを一時格納しこれをワード演算処理
プロセッサ１３に渡すワード命令レジスタ１１とを備え
る。
る。シーケンス演算処理装置３は、ビット演算命令とワ
ード演算命令が混在するシーケンスプログラムを格納し
たメモリ（以下、ＳＥＱメモリという。）９と、各ワー
ド演算命令に対応するマシン語であるオブジェクトコー
ドを格納したメモリ（以下、ＯＢＪメモリという。）ｌ
Ｏと、専らビット演算命令を処理するビット演算処理プ
ロセッサ１２と、専ら機械制御プログラム（シーケンス
プログラム）のワード演算命令を処理するワード演算処
理プロセッサ１３と、ＯＢＪメモリ１０から取り出した
オブジェクトコードを一時格納しこれをワード演算処理
プロセッサ１３に渡すワード命令レジスタ１１とを備え
る。
第３図は、ワード命令レジスタ１１の構成とシーケンス
演算処理装置３内での信号経路を説明する図である。本
実施例では、ワード命令レジスタ１１は、アドレス加算
器１４と、オブジェクトバッファ１５で構成しである。
演算処理装置３内での信号経路を説明する図である。本
実施例では、ワード命令レジスタ１１は、アドレス加算
器１４と、オブジェクトバッファ１５で構成しである。
尚、第３図に示す各信号９ａ。
１２ａ、１３ａ、１４ａについては後述する。
第４図は、ＳＥＱメモリ９に格納するシーケンスプログ
ラムの各命令の格納フォーマットを示す図である。この
図に示す様に、命令がビット演算命令であるかワード演
算命令であるかを示す演算種別コードＢ／Ｗと、命令の
種類を表す命令コードｌＮ５Ｔと、パラメータＰＡＲＡ
で、各命令を構成する。
ラムの各命令の格納フォーマットを示す図である。この
図に示す様に、命令がビット演算命令であるかワード演
算命令であるかを示す演算種別コードＢ／Ｗと、命令の
種類を表す命令コードｌＮ５Ｔと、パラメータＰＡＲＡ
で、各命令を構成する。
第５図は、ビット演算命令中にワード演算命令が混在し
たラダー言語記述１６のプログラム説明図である。接点
シンボルやコイルシンボルはビット演算命令であり、Ｓ
ＵＢシンボル１７がワード５演算命令である。第５図に
示すＸ０ＯＯ，Ｘ０ＯＩ、 ＲＯＯＩ。
たラダー言語記述１６のプログラム説明図である。接点
シンボルやコイルシンボルはビット演算命令であり、Ｓ
ＵＢシンボル１７がワード５演算命令である。第５図に
示すＸ０ＯＯ，Ｘ０ＯＩ、 ＲＯＯＩ。
ＲＯＯ２，ＹＯＯＯ等はＰＩＯメモリ４のビットアドレ
スであり、ＲＷｌｏｏ、 Ｒ１１２００はＰ工０メモリ
４のワードアドレスである。斯かるプログラムのビット
演算命令を第４図のフォーマットでＳＥＱメモリ９に格
納し、ワード演算命令ＳＵＢについては、当該ワード演
算命令の加算値メ５０とパラメータ（ＲＷｌｏｏ。
スであり、ＲＷｌｏｏ、 Ｒ１１２００はＰ工０メモリ
４のワードアドレスである。斯かるプログラムのビット
演算命令を第４図のフォーマットでＳＥＱメモリ９に格
納し、ワード演算命令ＳＵＢについては、当該ワード演
算命令の加算値メ５０とパラメータ（ＲＷｌｏｏ。
ＨｌｏｏＯ，Ｒｕ２Ｏ３）が第４図ノフォーマットでＳ
ＥＱメモリに格納される。
ＥＱメモリに格納される。
ＯＢＪメモリ１０には、プログラム中の各ワード演算命
令をマシン語つまりオブジェクトコードで登録してあり
、第５図に示すワード５演算命令５ＵＢ１７のオブジェ
クトコードは、ＯＢＪメモリ１０の先頭番地「メ５０」
のエリアに格納しである。
令をマシン語つまりオブジェクトコードで登録してあり
、第５図に示すワード５演算命令５ＵＢ１７のオブジェ
クトコードは、ＯＢＪメモリ１０の先頭番地「メ５０」
のエリアに格納しである。
上述した構成のプログラマブルコントローラが第５図の
プログラムを実行する場合、ビット演算処理プロセッサ
が、ＳＥＱメモリ９から命令を順番に読み出し演算して
いる。ビット演算命令を順次読み出しそれに対応した制
御を進めている途中でワード演算命令に当たった場合、
ビット演算処理プロセッサ１２はそれがワード演算命令
であることを、前記の演算識別コードＢ／Ｗで認識する
。
プログラムを実行する場合、ビット演算処理プロセッサ
が、ＳＥＱメモリ９から命令を順番に読み出し演算して
いる。ビット演算命令を順次読み出しそれに対応した制
御を進めている途中でワード演算命令に当たった場合、
ビット演算処理プロセッサ１２はそれがワード演算命令
であることを、前記の演算識別コードＢ／Ｗで認識する
。
ワード演算命令であることを認識したビット演算処理プ
ロセッサ１２は、第３図のアドレス加算許可信号１２ａ
をアドレス加算器１４に出力する。このアドレス加算器
１４には、ビット演算処理プロセッサ１２がＳＥＱメモ
リ９から読み出した命令コード９ａとワード演算処理プ
ロセッサ１３からのアドレス信号１３ａとが入力されて
おり、アドレス加算許可信号１２ａにより両信号９ａ、
１３ａが加算される。
ロセッサ１２は、第３図のアドレス加算許可信号１２ａ
をアドレス加算器１４に出力する。このアドレス加算器
１４には、ビット演算処理プロセッサ１２がＳＥＱメモ
リ９から読み出した命令コード９ａとワード演算処理プ
ロセッサ１３からのアドレス信号１３ａとが入力されて
おり、アドレス加算許可信号１２ａにより両信号９ａ、
１３ａが加算される。
これにより、ＯＢＪメモリ１０の該当オブジェクトコー
ドが格納させている実アドレスが求まる。
ドが格納させている実アドレスが求まる。
第６図は、ビット演算命令実行中のＯＢＪメモリ１０と
ワード命令レジスタ１１の関係を示す図である。ビット
演算命令実行中は、アドレス加算許可信号１２ａは出力
されないので、上述した信号９ａと信号１３ａとの加算
はされず、ワード演算プロセッサ１３のアドレス出力１
３ａと、実アドレス１４ａとは同一アドレスである。こ
のため、第６図に示す様に、ＯＢＪメモリｌＯの最初の
エリアがワード命令レジスタ１１の写像となっている。
ワード命令レジスタ１１の関係を示す図である。ビット
演算命令実行中は、アドレス加算許可信号１２ａは出力
されないので、上述した信号９ａと信号１３ａとの加算
はされず、ワード演算プロセッサ１３のアドレス出力１
３ａと、実アドレス１４ａとは同一アドレスである。こ
のため、第６図に示す様に、ＯＢＪメモリｌＯの最初の
エリアがワード命令レジスタ１１の写像となっている。
○ＢＪメモリｌＯの最初のエリアにはジャンプ命令が与
えられており、飛び先アドレスをワード命令レジスタ１
１の先頭アドレスにすると、ワード演算処理プロセッサ
１３は該レジスタ１１の先頭をサーチすることで、次の
命令がワード演算命令のとき該ワード演算命令を次に述
べる様に即実行することが可能となる。尚、ジャンプ命
令ではなく、○ＢＪメモリのアドレスを切替えて該当オ
ブジェクトコードをレジスタＩＩに転送することでもよ
いことはいうまでもない。
えられており、飛び先アドレスをワード命令レジスタ１
１の先頭アドレスにすると、ワード演算処理プロセッサ
１３は該レジスタ１１の先頭をサーチすることで、次の
命令がワード演算命令のとき該ワード演算命令を次に述
べる様に即実行することが可能となる。尚、ジャンプ命
令ではなく、○ＢＪメモリのアドレスを切替えて該当オ
ブジェクトコードをレジスタＩＩに転送することでもよ
いことはいうまでもない。
ビット演算処理プロセッサ１２が読み出した命令が第５
図のワード演算命令Ｓ Ｕ Ｂ １７の場合、前述した
ように、ビット演算処理プロセッサ１２はアドレス加算
許可信号１２ａを出力する。これにより、命令コードに
基づいてアドレス加算器１４がワード演算処理プロセッ
サ１３のアドレス１３ａに前述したオブジェクトコード
のＯＢＪメモリ１０における先頭アドレス「メ５０」を
加算し、第７図に示す様に、当該オブジェクトコードが
ワード命令レジスタ１１の写像となる。従って、ワード
演算処理プロセッサ１３はこのレジスタ１１の内容を実
行することで、ワード演算命令を実行することができる
。
図のワード演算命令Ｓ Ｕ Ｂ １７の場合、前述した
ように、ビット演算処理プロセッサ１２はアドレス加算
許可信号１２ａを出力する。これにより、命令コードに
基づいてアドレス加算器１４がワード演算処理プロセッ
サ１３のアドレス１３ａに前述したオブジェクトコード
のＯＢＪメモリ１０における先頭アドレス「メ５０」を
加算し、第７図に示す様に、当該オブジェクトコードが
ワード命令レジスタ１１の写像となる。従って、ワード
演算処理プロセッサ１３はこのレジスタ１１の内容を実
行することで、ワード演算命令を実行することができる
。
上述した実施例の様に、ビット演算命令とワード演算命
令が混在したプログラムをサイクリックに実行するプロ
グラマブルコントローラでは、ビット演算命令とワード
演算命令は、プログラムされた順番で実行する必要があ
る。これは、今回の命令の演算結果が次回の命令の演算
に使用されるためである。そこで、ビット演算処理プロ
セッサとワード演算処理プロセッサは互いに同期を取り
ながらプログラムを実行する必要がある。上述した実施
例では、ビット演算処理プロセッサ１２がワード演算命
令をワード命令レジスタ１１を使用してワード演算処理
プロセッサ１３にオブジェクトコードを与える構成のた
め、コード演算処理プロセッサ１３は同期を意識するこ
となく単にレジスタ１１をサーチするのみで、同期をと
ってワード演算命令を実行することができる。
令が混在したプログラムをサイクリックに実行するプロ
グラマブルコントローラでは、ビット演算命令とワード
演算命令は、プログラムされた順番で実行する必要があ
る。これは、今回の命令の演算結果が次回の命令の演算
に使用されるためである。そこで、ビット演算処理プロ
セッサとワード演算処理プロセッサは互いに同期を取り
ながらプログラムを実行する必要がある。上述した実施
例では、ビット演算処理プロセッサ１２がワード演算命
令をワード命令レジスタ１１を使用してワード演算処理
プロセッサ１３にオブジェクトコードを与える構成のた
め、コード演算処理プロセッサ１３は同期を意識するこ
となく単にレジスタ１１をサーチするのみで、同期をと
ってワード演算命令を実行することができる。
上述した実施例によれば、ワード演算処理プロセッサ１
３は直接実行できるマシン語でワード演算命令を与えら
れるので、ワード演算命令を解読する時間が無くなり、
処理の高速化が達成される。
３は直接実行できるマシン語でワード演算命令を与えら
れるので、ワード演算命令を解読する時間が無くなり、
処理の高速化が達成される。
また、ビット演算処理プロセッサがワード演算命令をオ
ブジェクトコードに変換するに際し、ワード演算命令を
ＯＢＪメモリの該当オブジェクトコード格納アドレスで
行なう構成としているので、ワード命令レジスタ１１を
アドレス加算器とバッファのみで構成できる。更にまた
、ビット演算命令中にあるワード演算命令を専用に設け
たワード演算処理プロセッサに実行させる構成のため、
他の処理に煩わされることがなく、処理の高速化を図る
ことができる。第８図は、機械制御専用のワード演算処
理プロセッサ１３を設けた場合の処理速度の向上を示す
グラフである。このグラフの横軸は制御プログラム中の
ワード演算命令の割合を示し、縦軸は処理時間をとっで
ある。尚、横線■は汎用プロセッサの処理速度を示して
いる。ビット演算命令とワード演算命令を両命令ともワ
ード演算処理可能なプロセッサ実行した場合、曲線■に
示す様に、その処理速度は、ワード演算命令が増えるに
従い急激に遅くなり、ワード演算命令の割合が１０パー
セントで汎用プロセッサの処理速度にまで落ちる。しか
し、曲線■に示す様に、本実施例のごとくワード演算命
令は専用のプロセッサで処理しビット演算命令は汎用プ
ロセッサで処理する構成とすることで、各段の処理の高
速化が達成される。本実施例の場合には、これに加えて
ワード演算命令をオブジェクトコードで与えるため、よ
り一層の高速が達成でき、従来割り込み方式に比べてワ
ード演算命令の処理時間を数十分の１から数百分の１に
短縮することが可能になる。
ブジェクトコードに変換するに際し、ワード演算命令を
ＯＢＪメモリの該当オブジェクトコード格納アドレスで
行なう構成としているので、ワード命令レジスタ１１を
アドレス加算器とバッファのみで構成できる。更にまた
、ビット演算命令中にあるワード演算命令を専用に設け
たワード演算処理プロセッサに実行させる構成のため、
他の処理に煩わされることがなく、処理の高速化を図る
ことができる。第８図は、機械制御専用のワード演算処
理プロセッサ１３を設けた場合の処理速度の向上を示す
グラフである。このグラフの横軸は制御プログラム中の
ワード演算命令の割合を示し、縦軸は処理時間をとっで
ある。尚、横線■は汎用プロセッサの処理速度を示して
いる。ビット演算命令とワード演算命令を両命令ともワ
ード演算処理可能なプロセッサ実行した場合、曲線■に
示す様に、その処理速度は、ワード演算命令が増えるに
従い急激に遅くなり、ワード演算命令の割合が１０パー
セントで汎用プロセッサの処理速度にまで落ちる。しか
し、曲線■に示す様に、本実施例のごとくワード演算命
令は専用のプロセッサで処理しビット演算命令は汎用プ
ロセッサで処理する構成とすることで、各段の処理の高
速化が達成される。本実施例の場合には、これに加えて
ワード演算命令をオブジェクトコードで与えるため、よ
り一層の高速が達成でき、従来割り込み方式に比べてワ
ード演算命令の処理時間を数十分の１から数百分の１に
短縮することが可能になる。
本発明によれば、ビット演算命令とワード演算命令が混
在する制御プログラムを高速処理できるという効果があ
る。
在する制御プログラムを高速処理できるという効果があ
る。
第１図は本発明の一実施例に係るプログラマブルコント
ローラの構成図、第２図はプログラマブルコントローラ
の全体構成図、第３図は第１図に示すワード命令レジス
タの構成と信号制御を説明する図、第４図は命令の格納
フォーマットを示す図、第５図は制御プログラムとＳＥ
Ｑメモリ及びＯＢＪメモリの関係を示す図、第６図及び
第７図はＳＥＱメモリとワード命令レジスタの関係説明
図、第８図はワード演算処理専用のプロセッサを設けた
場合の性能向上を示すグラフである。 １°゛プログラマブルコントローラ、２・・・ＣＰＵ、
３・・・シーケンス演算処理装置、９・・・シーケンス
プログラム（ＳＥＱ）メモリ、１０・・・オブジェクト
コード（ＯＢＪ）メモリ、１１・・・ワード命令レジス
タ、１２・・ビット演算処理専用プロセッサ、１３・・
・ワード演算処理専用プロセッサ。
ローラの構成図、第２図はプログラマブルコントローラ
の全体構成図、第３図は第１図に示すワード命令レジス
タの構成と信号制御を説明する図、第４図は命令の格納
フォーマットを示す図、第５図は制御プログラムとＳＥ
Ｑメモリ及びＯＢＪメモリの関係を示す図、第６図及び
第７図はＳＥＱメモリとワード命令レジスタの関係説明
図、第８図はワード演算処理専用のプロセッサを設けた
場合の性能向上を示すグラフである。 １°゛プログラマブルコントローラ、２・・・ＣＰＵ、
３・・・シーケンス演算処理装置、９・・・シーケンス
プログラム（ＳＥＱ）メモリ、１０・・・オブジェクト
コード（ＯＢＪ）メモリ、１１・・・ワード命令レジス
タ、１２・・ビット演算処理専用プロセッサ、１３・・
・ワード演算処理専用プロセッサ。
Claims (1)
- 【特許請求の範囲】 １、ビット演算命令中にワード演算命令が混在する命令
を実行するプログラマブルコントローラにおいて、ワー
ド演算命令を認識し該ワード演算命令をワード演算処理
用のオブジェクトコードに変換するビット演算命令処理
専用プロセッサと、該ビット演算命令処理専用プロセッ
サから前記オブジェクトコードを渡されこれを直接実行
するワード演算処理可能なプロセッサとを備えることを
特徴とするプログラマブルコントローラ。 ２、ビット演算命令中にワード演算命令が混在する命令
を実行するプログラマブルコントローラにおいて、該プ
ログラマブルコントローラ全体を統括するプロセッサの
他に、ワード演算命令を認識し該ワード演算命令をワー
ド演算処理用のオブジェクトコードに変換するビット演
算命令処理用プロセッサと、該ビット演算命令処理専用
プロセッサから前記オブジェクトコードを渡されこれを
直接実行するワード演算処理専用プロセッサとを備える
ことを特徴とするプログラマブルコントローラ。 ３、ビット演算命令中にワード演算命令が混在する命令
を実行するプログラマブルコントローラにおいて、ワー
ド演算命令に対応したオブジェクトコードを格納したメ
モリと、ワード演算処理可能なプロセッサと、命令中の
ワード演算命令を認識し該ワード演算命令に対応するオ
ブジェクトコードを前記メモリから読み出して前記プロ
セッサに渡すビット演算命令処理専用プロセッサとを備
えることを特徴とするプログラマブルコントローラ。 ４、ビット演算命令中にワード演算命令が混在する命令
を実行するプログラマブルコントローラにおいて、該プ
ログラマブルコントローラ全体を統括するプロセッサと
、ワード演算命令に対応したオブジェクトコードを格納
したメモリと、ワード演算処理専用プロセッサと、命令
中のワード演算命令を認識し該ワード演算命令に対応す
るオブジェクトコードを前記メモリから読み出して前記
ワード演算処理専用プロセッサに渡すビット演算命令処
理専用プロセッサとを備えることを特徴とするプログラ
マブルコントローラ。 ５、ビット演算命令中にワード演算命令が混在する命令
を実行するプログラマブルコントローラにおいて、ワー
ド演算命令に対応するオブジェクトコードを格納したメ
モリと、命令がワード演算命令のときこれがワード演算
命令であることを認識し該ワード演算命令に対応するオ
ブジェクトコードを前記メモリから読み出すビット演算
処理専用プロセッサと、前記メモリから読み出されたオ
ブジェクトコードを受けるワード命令レジスタと、該ワ
ード命令レジスタをサーチし該ワード命令レジスタにオ
ブジェクトコードが前記メモリから渡されたときこれを
読み込んで実行するワード演算処理可能なプロセッサと
を備えることを特徴とするプログラマブルコントローラ
。 ６、ビット演算命令中にワード演算命令が混在する命令
を実行するプログラマブルコントローラに設けられ、前
記命令を格納するメモリにおいて、各命令を夫々格納す
る領域に夫々当該命令がワード演算命令であるかビット
演算命令であるかを示すデータを格納する領域を設けた
ことを特徴とするプログラム命令格納用メモリ。 ７、ビット演算命令中にワード演算命令が混在する命令
を実行するプログラマブルコントローラに設けられ、前
記命令を格納するメモリにおいて、各命令をメモリに格
納するにあたり、命令毎に該命令がワード演算命令であ
るかビット演算命令であるかを識別する情報を付加する
ことを特徴とするプログラム命令格納方法。 ８、ビット演算処理用プロセッサとワード演算処理用プ
ロセッサとを備え、ビット演算命令中にワード演算命令
が混在する命令を実行するプログラマブルコントローラ
において、前記ビット演算処理用プロセッサは命令がワ
ード演算命令であった場合には該ワード演算命令に対応
するオブジェクトコードを前記ワード演算処理用プロセ
ッサに渡して直接実行させることを特徴とするプログラ
マブルコントローラのプログラム実行方法。 ９、ビット演算処理用プロセッサとワード演算処理用プ
ロセッサとを備え、ビット演算命令中にワード演算命令
が混在する命令を実行するプログラマブルコントローラ
において、前記ワード演算処理用プロセッサが命令中の
ワード演算命令を実行する場合は直接実行可能なオブジ
ェクトコードで該ワード演算命令を前記ビット演算処理
用プロセッサから受け取って実行することを特徴とする
プログラマブルコントローラのプログラム実行方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334839A JP2529429B2 (ja) | 1989-12-26 | 1989-12-26 | プログラマブルコントロ―ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334839A JP2529429B2 (ja) | 1989-12-26 | 1989-12-26 | プログラマブルコントロ―ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196204A true JPH03196204A (ja) | 1991-08-27 |
| JP2529429B2 JP2529429B2 (ja) | 1996-08-28 |
Family
ID=18281797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334839A Expired - Fee Related JP2529429B2 (ja) | 1989-12-26 | 1989-12-26 | プログラマブルコントロ―ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529429B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504930A (en) * | 1991-10-24 | 1996-04-02 | Hitachi, Ltd. | Programmable controller and sequence control method |
| US6810477B1 (en) * | 1999-05-28 | 2004-10-26 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller including instruction decoder for judging execution/non-execution based on the state of contact points after execution of a preceding sequence program |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965310A (ja) * | 1982-10-06 | 1984-04-13 | Mitsubishi Electric Corp | プログラマブルコントロ−ラの演算処理装置 |
| JPS6336405A (ja) * | 1986-07-31 | 1988-02-17 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
| JPS6455602A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Works Ltd | Instruction processing circuit for programmable controller |
| JPH01116702A (ja) * | 1987-10-29 | 1989-05-09 | Toyoda Mach Works Ltd | シーケンスコントローラ |
-
1989
- 1989-12-26 JP JP1334839A patent/JP2529429B2/ja not_active Expired - Fee Related
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2529429B2 (ja) | 1996-08-28 |
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