JPS63160224A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 下層にポリビニールカルバゾール樹脂膜、中間層にシリ
コン化合物膜、上層に感光性のノボラック系レジスト膜
の三層からなるマスクパターンを形成する。その三層マ
スクパターンをマスクにして被エツチング基板をパター
ンニングする。そうすれば、被エツチング基板とのエツ
チング比が改善される。

［産業上の利用分野］ 本発明は半導体装置の製造方法にかかり、特に、パター
ンニング方法に関する。

ＩＣなど、半導体装置の製造方法において、最も重要な
プロセスの一つにパターンを写真食刻法で形成する、所
謂フォトプロセスがあり、現在、ＩＣが微細化され、高
集積化されてきた背景には、このフォトプロセスの進歩
が大きく寄与している。

例えば、ＩＣは高集積化、高密度化する程、高速に動作
する等、性能が向上する利点があり、そのため、ＩＣを
一層高集積化する方向に検討が進められてきた。しかし
、そうすれば、多層配線などで表面の凹凸が激しくなっ
て段差ができて、その段差上に微細パターンを高精度に
形成しなければならないと云う難かしい問題が生じてく
る。

しかし、ＩＣの高集積化のためには、このような段差上
のパターンニングは避けることができず、且つ、その凹
凸ある領域での出来るだけ微細で高精度なパターンの形
成が要望されている。

［従来の技術と発明が解決しようとする問題点コ従前、
段差部にレジスト膜パターンを形成すると、凹部と凸部
とではレジスト膜（感光性樹脂膜）の膜厚が異なり、こ
れを露光・現像すれば凹部と凸部とのパターン幅が違っ
てくる等、高精度にパターンニングできない問題があっ
た。即ち、両方を同時に露光すると、凹部上の膜厚の厚
いレジスト膜部分は露光不足になって、これを現像すれ
ばレジスト膜パターンの幅が狭くなり、凸部上の膜厚の
薄いレジスト膜部分は露光過度になって、現像すればレ
ジスト膜パターンの幅が広くなる。

第２図（ａ）および（ｂ）はそれを示す平面図と断面図
で、段差のある被エツチング基板１上に形成したネガ型
レジスト膜２を示している。詳しくは、露光波長とレジ
スト膜厚とが関連して、パターン幅は一定しないが、概
念的には上記に説明したように、レジスト膜パターンの
幅がその膜厚に比例して変化するものである。

そこで、段差のある部分には、２種類のレジスト膜パタ
ーンを形成するパターンニング方法が提案されてきた。

これを２層レジスト法と云っており、第３図はその２層
からなる非感光性樹脂膜３と感光性レジスト膜４を被エ
ツチング基板１上に形成した図を示している。まず、感
光性のない樹脂膜３を平坦するまで厚く塗布し、その上
に、感光性のレジスト膜４を塗布して、まず、レジスト
膜４をフォトマスクを用いて露光、現像した後、そのレ
ジスト膜パターン４をマスクにして、その下層の樹脂膜
３を酸素（０２）ガスでドライエツチングしてパターン
ニングする。例えば、下層の厚い樹脂膜３を非感光性の
ノボラック系樹脂膜とし、上層のレジスト膜４を感光性
のノボラック系ポジ型レジスト膜とする。

しかし、この２層レジスト法は上層のレジスト膜パター
ン４が解像力を良くするために薄く塗布しており、且つ
、耐ドライエツチング性が悪くて、下層の樹脂膜パター
ン３が形成されるまで、十分に保持されないと云う問題
がある。従って、これに代わる方法として、最近、３層
レジスト法（トリレベル法）が開発されている。

第４図はその３層レジスト法によるパターンを被エツチ
ング基板ｌ上に形成した図である。例えば、まず、非感
光性のノボラック系樹脂膜３を平坦化するまで厚く塗布
して固化し、その上に、シリコン化合物膜５を塗布固化
して、更に、その上に感光性のノボラック系ポジ型レジ
スト膜４を塗布して固化する。そして、レジスト膜４を
フォトマスクを用いて露光、現像した後、そのレジスト
膜パターン４をマスクにして、中間層のシリコン化合物
膜５を弗素（Ｆ）ガスでドライエツチングしてパターン
ニングする。次いで、そのシリコン化合物膜パターン５
をマスクにして、下層のノボラック系樹脂膜３を酸素ガ
スでドライエツチングし、このようにして３層のパター
ンを形成する。

そうすれば、シリコン化合物膜５が耐ドライエツチング
性が良いから、樹脂膜パターン３が精度良くパターンニ
ングされる。なお、第４図には３Ｎのパターンをそのま
ま図示しているが、実際には、ノボラック系樹脂膜パタ
ーン３が形成された時には、上層のレジスト膜パターン
４は消滅した状態となっている。

ところで、この３Ｎレジスト法で形成した樹脂膜パター
ンを用いて、被エツチング基板のアルミニウム膜または
アルミニウム合金膜をエツチングすると、中間層のシリ
コン化合物膜５も薄いために消失してしまい、従って、
下層のノボラック系樹脂膜パターン３が被エツチング基
板の工・ノチング中に保持されなければならないが、こ
のノボラック系樹脂膜パターン３のエツチング比が良く
ないために、被エツチング基板のエツチング中に薄層部
分の樹脂膜パターンが維持されずに消失して、高精度に
パターンニングできないと云う問題がある。

また、このような３層レジスト法は、段差のある被エツ
チング基板だけでなく、最近は感光性のレジスト膜と被
エンチング基板とのエンチング比が十分に大きくとれな
い比較的平坦な被エツチング基板に対しても、この３層
レジスト法が適用されており、同様の問題点がある。

本発明は、このような問題点をもった３層レジストに代
わり、新規な３層レジストによっておこなう半導体装置
の製造方法を提案するものである［問題点を解決するた
めの手段］ その目的は、下層としてポリビニールカルバゾール樹脂
膜、中間層としてシリコン化合物膜、上層として感光性
のノボラック系レジスト膜を形成した後、該ノボラック
系レジスト膜を遠紫外線で露光してパターンニングし、
該ノボラック系レジスト膜パターンをマスクにして、前
記シリコン化合物膜およびポリビニールカルバゾール樹
脂膜を順次にパターンニングして、該三層からなるマス
クパターンを形成し、該三層マスクパターンをマスクに
して被エツチング基板をパターンニングするようにした
半導体装置の製造方法によって達成される。

［作用］ 即ち、本発明は、下層としてポリビニールカルバゾール
樹脂膜を用いた３層レジスト法によるパターンニングを
提案するもので、そうすれば、３、　　層マスクと被エ
ツチング基板とのエツチング比が改善される。

［実施例］ 以下、図面を参照して実施例によって詳細に説明する。

第１図（ａ）〜（ｄ）は本発明にかかる製造方法の形成
工程順断面図を示しており、まず、同図（ａｌに示すよ
うに、段差のある半導体基Ｆｉ、ＩＯ上に被着したアル
ミニウムＥｌ　１１の上にポリビニールカルバゾール樹
脂膜１２　（分子量２０万以下；非感光性；厚い部分の
膜厚２μｍ程度）を平坦化するまで塗布し、２００℃、
３０分間ベーキングして固化させる。その上に、中間層
としてシリコン化合物膜１３（膜厚０．２〜０．３μｍ
）を塗布し、窒素ガス中で２００℃、１時間ベーキング
して固化させ、更に、その上に、上層として感光性のノ
ボラック系ポジ型レジスト膜１４（膜厚０．４ｕｍ程度
）を塗布して、８５℃、２０分間ベーキングして固化さ
せる。

このシリコン化合物膜１３には、例えば、ＰｔＯ８（ポ
リラダーオルガノシロキサン）、０ＣＤ（商品名ｉ　Ｐ
ｔＯ２と同系統）やＳＯＧ　（スピンオンガラス）を用
いて、ノボラック系ポジ型レジスト膜１４にはＴＳＭＲ
−８８００（商品名）などを用いる。

次いで、第１図山）に示すように、フォトマスク（図示
せず）を用いて、ノボラック系ポジ型レジスト膜１４を
遠紫外線露光し、アルカリ現像して、パターンを形成し
、さらに、そのノボラック系ポジ型レジスト膜パターン
１４をマスクにして、シリコン化合物Ｍ１３を弗素ガス
でドライエツチングしてパターンニングする。

次いで、第１図（Ｃ）に示すように、そのシリコン化合
物膜パターン・１３をマスクにして、ポリビニールカル
バゾール樹脂膜１２を酸素ガスでドライエツチングして
パターンを形成する。その時、上層の薄いノボラック系
ポジ型レジスト膜１４は消失してしまう。

次いで、第１図（ｄｉに未すように、そのポリビニール
カルバゾール樹脂膜１２をマ・スフにして、アルミニウ
ム１！Ｊｌｌを塩化硼素（ＢＣｌ２）あるいは四塩化炭
素（ＣＣＩ４　）などの塩素系反応ガスを用いてドライ
エツチングして、アルミニウム配線パターンを形成する
。この時は、中間層のシリコン化合物膜パターン１３が
消失している状態になる。

このような製造方法を採れば、ポリビニールカルバゾー
ル樹脂［１２のエツチング比が高くて、アルミニウム膜
やアルミニウム合金膜のエツチング中にポリビニールカ
ルバゾール樹脂膜パターンＩ２が消滅または変形するこ
となく保持されて、高精度なパターン形成に役立つ。実
施結果によれば、エツチング剤（ＢＣＩａ　、　　ＣＣ
ｌ４　）に対するエッチング比は約２倍に改善される。

なお、本発明は塩素系エツチング剤に対するだけでなく
、その他の系のエツチング剤に対しても同様に有効であ
る。

［発明の効果］ 以上の説明から明らかなように、本発明によれば３層レ
ジスト法を用いて、一層高精度な微細パターンが形成で
き、ＩＣなど、半導体装置の微細化に著しく貢献するも
のである。

【図面の簡単な説明】

第１図（ａ）〜（ｄ＋は本発明にかかる製造方法の工程
順断面図、 第２図（ａ）、　（ｂ）は従来の１層のレジスト膜パタ
ーンを示す図、 第３図は従来の２層レジスト法を示す図、第４図は従来
の３層レジスト法を示す図である。 図において、 １０は半導体基板、 １１はアルミニウム膜、 １２はポリビニールカルバゾール樹脂膜、１３はシリコ
ン化合物膜、 １４はノボラック系レジスト膜 を示している。 第１図 第２図 第３図 １め３ΔｔＵシ“°ズｈ）乏９）オ；ＴＧり第４図

Claims (1)

【特許請求の範囲】
1. 下層としてポリビニールカルバゾール樹脂膜、中間層と
   してシリコン化合物膜、上層として感光性のノボラック
   系レジスト膜を形成した後、該ノボラック系レジスト膜
   を遠紫外線で露光してパターンニングし、該ノボラック
   系レジスト膜パターンをマスクにして、前記シリコン化
   合物膜およびポリビニールカルバゾール樹脂膜を順次に
   パターンニングして、該三層からなるマスクパターンを
   形成し、該三層マスクパターンをマスクにして被エッチ
   ング基板をパターンニングするようにしたことを特徴と
   する半導体装置の製造方法。