JPS6316773B2 - - Google Patents
Info
- Publication number
- JPS6316773B2 JPS6316773B2 JP786582A JP786582A JPS6316773B2 JP S6316773 B2 JPS6316773 B2 JP S6316773B2 JP 786582 A JP786582 A JP 786582A JP 786582 A JP786582 A JP 786582A JP S6316773 B2 JPS6316773 B2 JP S6316773B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- dot pattern
- cpu
- video ram
- graphic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 210000001699 lower leg Anatomy 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明は、グラフイツクデイスプレイ装置にお
けるドツトパターンデータの転送方式に関する。 一般に、グラフイツクデイスプレイ装置は、文
字、記号及び図形等を表わすコード（以下、単に
文字コードと呼ぶ）に対応するドツトパターンが
記憶されたキヤラクタジエネレータと、CRTの
一画面分に対応する容量を有するグラフイツクビ
デオラム（Graphic Video RAM）を備えてお
り、文字を表示する際は、CPUにより文字コー
ドに対応するドツトパターンがキヤラクタジエネ
レータから読み出されてグラフイツクビデオラム
に書き込まれ、グラフイツクビデオラムのデータ
がCRTコントローラにて読み出されて並直列交
換された後、ビデオ増幅器を介してCRTに供給
されることにより、文字が表示される。 ところで、CRT画面上に漢字を表示するシス
テムにおいては一般にそのドツトパターンが第１
図に示すように16×16ビツトで構成されており、
キヤラクタジエネレータは通常、第１図の左半分
の８×16ビツトのデータを格納するROMと右半
分の８×16ビツトのデータを格納するROMの２
つのROMより構成され、同一アドレスにドツト
パターンの対をなすデータが書き込まれている。
しかしながら、CPUは一般に８ビツト処理を行
なうので、従来キヤラクタジエネレータからドツ
トパターンの一行分16ビツトのデータを読み出
し、グラフイツクビデオラムに書き込むには、先
ず、CPUにより、第１図の左半分の８ビツトの
データを読み出してグラフイツクビデオラムに書
き込み、続いて、右半分の８ビツトのデータを読
み出しグラフイツクビデオラムに書き込んでい
た。このため、高速のデータ表示が要求されるシ
ステムにおいては、このような従来の方式は処理
時間がかかり過ぎ問題となつていた。 本発明は斯る点に鑑み、８ビツト処理を行なう
２個のCPUを使用し、この２個のCPUを同一プ
ログラムにて並列動作させることにより、キヤラ
クタジエネレータに記憶されているドツトパター
ンの一行分の16ビツトのデータを同時にグラフイ
ツクビデオラムに転送する新規なグラフイツクデ
イスプレイ装置のデータ転送方式を提供するもの
である。 以下、本発明を図面を参照しながら説明する。 第２図は、本発明のデータ転送方式を実現する
ための構成を示すグラフイツクデイスプレイ装置
のブロツク図であり、１は各文字コードに対応す
るドツトパターンの左半分のデータが記憶されて
いるROM１ａと右半分のデータが記憶されてい
るROM１ｂより構成され、同一アドレスにドツ
トパターンの対をなすデータが書き込まれている
キヤラクタジエネレータ、２はCRTの一画面分
の容量を有し、ドツトパターン等の表示データを
記憶するグラフイツクビデオラムであり、指定さ
れるアドレスに対して、偶数アドレス側２ａと奇
数アドレス側２ｂの２つの部分より構成されてい
る。さらに、３及び４はキヤラクタジエネレータ
１のドツトパターンデータをグラフイツクビデオ
ラム２に転送する等の各種制御を行なうCPU、
５はCPU３及び４の各クロツク入力素子φに基
準クロツクを供給する基準発振器、６はグラフイ
ツクビデオラム２のデータの読み出しを制御する
CRTコントローラ、７はCPU３側のアドレスバ
スとCRTコントローラ６側のアドレスバスを切
換え、いずれかのアドレスバスをグラフイツクビ
デオラム２に接続するマルチプレクサ、８はグラ
フイツクビデオラム２からCRTコントローラ６
により読み出された並列データを直列データに変
換する２つのシフトレジスタ８ａ及び８ｂよりな
る並直列交換器、９は並直列変換器８の出力がビ
デオ増幅器１０を介して供給されるCRT、１１
は端子A0，A1及び端子B0，B1に入力される信号
を出力端子Y0，Y1に選択切換して導出し、出力
にてグラフイツクビデオラム２の書き込みを制御
するマルチプレクサ、１２はマルチプレクサの切
換制御を行なうフリツプフロツプ、１３，１４，
１５はデータバスに設けられたゲート回路、１
６，１７，１８，１９，２０はORゲート、２１
はインバータである。又、２２はホスト２３と
CPU３及び４との間の入出力制御を行なう入出
力制御回路、２４はプログラムが記憶された
ROM、２５はグラフイツクビデオラム２に対応
して設けられ文字コード等の表示データに関連す
るコードが記憶されるRAMである。尚、図中、
太線はデータバス、太線斜線はアドレスバスを示
し、データバスに設けられたグート回路１３，１
４，１５はいずれも制御信号が「０」レベルの時
開き、「１」レベルでは閉じる。 次に、本実施例の動作を説明する。 先ず、CPU３及び４として、ここでは例えば
ザイログＺ−80を使用し、２個のCPU３及び４
が内部で同じ処理を行なうよう、CPU３の制御
信号１が「Ｌ」であるオペコードフエツチサイ
クルの間ゲート回路１３を開き、CPU３及び４
にROM２４に記憶されている同一のプログラム
を供給する。 そこで、２個のCPU３及び４が並列動作する
場合について説明する。 この場合、CPU３はグラフイツクビデオラム
の選択を指示する「０」レベルのグラフイツクビ
デオラムセレクト信号を発生すると共に、制
御信号FSによりフリツプフロツプ１２をセツト
する。このため、フリツプフロツプ１２のＱ出力
は「Ｈ」となり、マルチプレクサ１１では入力端
子A0，A1側が選択され、CPU３から入力端子
A0，A1に入力される書き込み制御信号
が出力端子Y0，Y1よりグラフイツクビデオラム
２の偶数アドレス側２ａと奇数アドレス側２ｂの
各々に同時に与えられ、グラフイツクビデオラム
２への書き込みが可能となる。 ところで、CPU３と４は前述したように同一
のプログラムにて動作し、キヤラクタジエネレー
タ１のROM１ａと１ｂに同一アドレスにドツト
パターンの対をなす８ビツトデータが各々記憶さ
れているので、CPU３がホスト２３から入出力
制御回路２２を介して入力した文字コードに対し
て、対応するキヤラクタジエネレータ１のアドレ
スを指定することにより、CPU３にはROM１ａ
に記憶されている左半分のドツトパターンの８ビ
ツトデータが、そしてCPU４にはROM１ｂに記
憶されている右半分のドツトパターンの８ビツト
データが同時に読み込まれる。そして、並列処理
時にCPU３はグラフイツクビデオラム２のアド
レス指定として、偶数アドレスを指定するため、
アドレスデータA0が「０」となつてゲート回路
１４が開くと共に、フリツプフロツプ１２のＱ出
力が「Ｈ」であるためゲート回路１５が閉じて、
CPU３とグラフイツクビデオラム２の偶数アド
レス側２ａが、そして、CPU４とグラフイツク
ビデオラム２の奇数アドレス側２ｂがデータバス
にて接続される。このため、CPU３に読み込ま
れた左半分のドツトパターンの８ビツトデータが
グラフイツクビデオラム２の偶数アドレス側２ａ
に、CPU４に読み込まれた右半分のドツトパタ
ーンの８ビツトデータがグラフイツクビデオラム
２の奇数アドレス側２ｂに同時に書き込まれる。
このように、キヤラクタジエネレータ１のドツト
パターンの一行分の16ビツトデータは、２個の
CPU３及び４によりグラフイツクビデオラム２
に８ビツトずつ同時に転送される。 次に、CPU３がグラフイツクビデオラム２の
偶数アドレス側２ａと奇数アドレス側２ｂを別々
にアクセスする場合について説明する。 この場合、CPU３は並列処理時と同様に、
「Ｌ」のグラフイツクビデオラムセレクト信号
SELを発生すると共に、制御信号FRにてフリツ
プフロツプ１２をリセツトする。このためフリツ
プフロツプ１２のＱ出力は「Ｌ」となり、マルチ
プレクサ１１では入力端子A0，A1に代わつて入
力端子B0，B1が選択され、又、フリツプフロツ
プ１２の「Ｌ」のＱ出力がCPU４の端子
に入力されるため、データバス出力はハイインピ
ーダンスとなり、CPU４はデータバスから切り
離される。 そこで、CPU３が偶数アドレスを指定すると、
アドレスデータA0は「０」となるため、ORゲー
ト１９を介して書き込み制御信号がマル
チプレクサ１１の入力端子B1に入力され、この
信号が出力端子Y1よりグラフイツクビデオラム
２の偶数アドレス側２ａに与えられる。さらに
ORゲート１６の出力は「０」となり、ゲート回
路１４が開くと共に、インバータ２１の出力が
ORゲート１７及び１８を介してゲート回路１５
に入力されるため、ゲート回路１５は閉じること
となる。従つて、CPU３によりグラフイツクビ
デオラム２の偶数アドレス側２ａをアクセスする
ことが可能となる。 又、CPU３が寄数アドレスを指定すると、ア
ドレスデータA0は「１」となるため、ORゲート
２０を介して書き込み制御信号がマルチ
プレクサ１１の入力端子B0に入力され、この信
号が出力端子Y0よりグラフイツクビデオラム２
の奇数アドレス側２ｂに与えられる。さらに、
ORゲート１６の出力は「１」となり、ゲート回
路１４が閉じると共に、ORゲート１８の出力が
「０」となるため、ゲート回路１５が開く。従つ
てCPU３によりグラフイツクビデオラム２の奇
数アドレス側２ｂをアクセスすることが可能とな
る。 ところで、グラフイツクビデオラム２のデータ
は、CRTコントローラ６のアドレス指定がマル
チプレクサ７を介してグラフイツクビデオラム２
に与えられることにより、シフトレジスタ８ａ及
び８ｂよりなる並直列変換器８に読み出され、変
換された直列データがビデオ増幅器１０を介して
CRT９に供給されることにより、文字、記号又
は図形が表示される。 尚、上述の説明においては、ドツトパターンが
16×16ビツトで構成されており、キヤラクタジエ
ネレータ１もこれに対応して左半分の８×16ビツ
トのドツトパターンを記憶するROM１ａと右半
分の８×16ビツトのドツトパターンを記憶する
ROM１ｂの２つのROMで構成されているため、
８ビツト処理の２個のCPUを用いてデータ転送
を行なつたが、ドツトパターンとして24×24ビツ
トで構成されているものを使用する場合には、キ
ヤラクタジエネレータも８×24ビツトのドツトパ
ターンを記憶する３つのROMより構成されてい
るため、この場合には、８ビツト処理を行なう３
個のCPUを用いれば、２個のCRUを用いる場合
と同様の動作をさせることができる。 本発明によるグラフイツクデイスプレイ装置の
データ転送方式は、上述の如く、キヤラクタジエ
ネレータに記憶されているドツトパターンをグラ
フイツクビデオラムに転送するための処理時間を
極めて短縮させることができ、しかも、CPUの
他には簡単な回路を加えるだけでよく、複雑な回
路を追加する必要がない。
けるドツトパターンデータの転送方式に関する。 一般に、グラフイツクデイスプレイ装置は、文
字、記号及び図形等を表わすコード（以下、単に
文字コードと呼ぶ）に対応するドツトパターンが
記憶されたキヤラクタジエネレータと、CRTの
一画面分に対応する容量を有するグラフイツクビ
デオラム（Graphic Video RAM）を備えてお
り、文字を表示する際は、CPUにより文字コー
ドに対応するドツトパターンがキヤラクタジエネ
レータから読み出されてグラフイツクビデオラム
に書き込まれ、グラフイツクビデオラムのデータ
がCRTコントローラにて読み出されて並直列交
換された後、ビデオ増幅器を介してCRTに供給
されることにより、文字が表示される。 ところで、CRT画面上に漢字を表示するシス
テムにおいては一般にそのドツトパターンが第１
図に示すように16×16ビツトで構成されており、
キヤラクタジエネレータは通常、第１図の左半分
の８×16ビツトのデータを格納するROMと右半
分の８×16ビツトのデータを格納するROMの２
つのROMより構成され、同一アドレスにドツト
パターンの対をなすデータが書き込まれている。
しかしながら、CPUは一般に８ビツト処理を行
なうので、従来キヤラクタジエネレータからドツ
トパターンの一行分16ビツトのデータを読み出
し、グラフイツクビデオラムに書き込むには、先
ず、CPUにより、第１図の左半分の８ビツトの
データを読み出してグラフイツクビデオラムに書
き込み、続いて、右半分の８ビツトのデータを読
み出しグラフイツクビデオラムに書き込んでい
た。このため、高速のデータ表示が要求されるシ
ステムにおいては、このような従来の方式は処理
時間がかかり過ぎ問題となつていた。 本発明は斯る点に鑑み、８ビツト処理を行なう
２個のCPUを使用し、この２個のCPUを同一プ
ログラムにて並列動作させることにより、キヤラ
クタジエネレータに記憶されているドツトパター
ンの一行分の16ビツトのデータを同時にグラフイ
ツクビデオラムに転送する新規なグラフイツクデ
イスプレイ装置のデータ転送方式を提供するもの
である。 以下、本発明を図面を参照しながら説明する。 第２図は、本発明のデータ転送方式を実現する
ための構成を示すグラフイツクデイスプレイ装置
のブロツク図であり、１は各文字コードに対応す
るドツトパターンの左半分のデータが記憶されて
いるROM１ａと右半分のデータが記憶されてい
るROM１ｂより構成され、同一アドレスにドツ
トパターンの対をなすデータが書き込まれている
キヤラクタジエネレータ、２はCRTの一画面分
の容量を有し、ドツトパターン等の表示データを
記憶するグラフイツクビデオラムであり、指定さ
れるアドレスに対して、偶数アドレス側２ａと奇
数アドレス側２ｂの２つの部分より構成されてい
る。さらに、３及び４はキヤラクタジエネレータ
１のドツトパターンデータをグラフイツクビデオ
ラム２に転送する等の各種制御を行なうCPU、
５はCPU３及び４の各クロツク入力素子φに基
準クロツクを供給する基準発振器、６はグラフイ
ツクビデオラム２のデータの読み出しを制御する
CRTコントローラ、７はCPU３側のアドレスバ
スとCRTコントローラ６側のアドレスバスを切
換え、いずれかのアドレスバスをグラフイツクビ
デオラム２に接続するマルチプレクサ、８はグラ
フイツクビデオラム２からCRTコントローラ６
により読み出された並列データを直列データに変
換する２つのシフトレジスタ８ａ及び８ｂよりな
る並直列交換器、９は並直列変換器８の出力がビ
デオ増幅器１０を介して供給されるCRT、１１
は端子A0，A1及び端子B0，B1に入力される信号
を出力端子Y0，Y1に選択切換して導出し、出力
にてグラフイツクビデオラム２の書き込みを制御
するマルチプレクサ、１２はマルチプレクサの切
換制御を行なうフリツプフロツプ、１３，１４，
１５はデータバスに設けられたゲート回路、１
６，１７，１８，１９，２０はORゲート、２１
はインバータである。又、２２はホスト２３と
CPU３及び４との間の入出力制御を行なう入出
力制御回路、２４はプログラムが記憶された
ROM、２５はグラフイツクビデオラム２に対応
して設けられ文字コード等の表示データに関連す
るコードが記憶されるRAMである。尚、図中、
太線はデータバス、太線斜線はアドレスバスを示
し、データバスに設けられたグート回路１３，１
４，１５はいずれも制御信号が「０」レベルの時
開き、「１」レベルでは閉じる。 次に、本実施例の動作を説明する。 先ず、CPU３及び４として、ここでは例えば
ザイログＺ−80を使用し、２個のCPU３及び４
が内部で同じ処理を行なうよう、CPU３の制御
信号１が「Ｌ」であるオペコードフエツチサイ
クルの間ゲート回路１３を開き、CPU３及び４
にROM２４に記憶されている同一のプログラム
を供給する。 そこで、２個のCPU３及び４が並列動作する
場合について説明する。 この場合、CPU３はグラフイツクビデオラム
の選択を指示する「０」レベルのグラフイツクビ
デオラムセレクト信号を発生すると共に、制
御信号FSによりフリツプフロツプ１２をセツト
する。このため、フリツプフロツプ１２のＱ出力
は「Ｈ」となり、マルチプレクサ１１では入力端
子A0，A1側が選択され、CPU３から入力端子
A0，A1に入力される書き込み制御信号
が出力端子Y0，Y1よりグラフイツクビデオラム
２の偶数アドレス側２ａと奇数アドレス側２ｂの
各々に同時に与えられ、グラフイツクビデオラム
２への書き込みが可能となる。 ところで、CPU３と４は前述したように同一
のプログラムにて動作し、キヤラクタジエネレー
タ１のROM１ａと１ｂに同一アドレスにドツト
パターンの対をなす８ビツトデータが各々記憶さ
れているので、CPU３がホスト２３から入出力
制御回路２２を介して入力した文字コードに対し
て、対応するキヤラクタジエネレータ１のアドレ
スを指定することにより、CPU３にはROM１ａ
に記憶されている左半分のドツトパターンの８ビ
ツトデータが、そしてCPU４にはROM１ｂに記
憶されている右半分のドツトパターンの８ビツト
データが同時に読み込まれる。そして、並列処理
時にCPU３はグラフイツクビデオラム２のアド
レス指定として、偶数アドレスを指定するため、
アドレスデータA0が「０」となつてゲート回路
１４が開くと共に、フリツプフロツプ１２のＱ出
力が「Ｈ」であるためゲート回路１５が閉じて、
CPU３とグラフイツクビデオラム２の偶数アド
レス側２ａが、そして、CPU４とグラフイツク
ビデオラム２の奇数アドレス側２ｂがデータバス
にて接続される。このため、CPU３に読み込ま
れた左半分のドツトパターンの８ビツトデータが
グラフイツクビデオラム２の偶数アドレス側２ａ
に、CPU４に読み込まれた右半分のドツトパタ
ーンの８ビツトデータがグラフイツクビデオラム
２の奇数アドレス側２ｂに同時に書き込まれる。
このように、キヤラクタジエネレータ１のドツト
パターンの一行分の16ビツトデータは、２個の
CPU３及び４によりグラフイツクビデオラム２
に８ビツトずつ同時に転送される。 次に、CPU３がグラフイツクビデオラム２の
偶数アドレス側２ａと奇数アドレス側２ｂを別々
にアクセスする場合について説明する。 この場合、CPU３は並列処理時と同様に、
「Ｌ」のグラフイツクビデオラムセレクト信号
SELを発生すると共に、制御信号FRにてフリツ
プフロツプ１２をリセツトする。このためフリツ
プフロツプ１２のＱ出力は「Ｌ」となり、マルチ
プレクサ１１では入力端子A0，A1に代わつて入
力端子B0，B1が選択され、又、フリツプフロツ
プ１２の「Ｌ」のＱ出力がCPU４の端子
に入力されるため、データバス出力はハイインピ
ーダンスとなり、CPU４はデータバスから切り
離される。 そこで、CPU３が偶数アドレスを指定すると、
アドレスデータA0は「０」となるため、ORゲー
ト１９を介して書き込み制御信号がマル
チプレクサ１１の入力端子B1に入力され、この
信号が出力端子Y1よりグラフイツクビデオラム
２の偶数アドレス側２ａに与えられる。さらに
ORゲート１６の出力は「０」となり、ゲート回
路１４が開くと共に、インバータ２１の出力が
ORゲート１７及び１８を介してゲート回路１５
に入力されるため、ゲート回路１５は閉じること
となる。従つて、CPU３によりグラフイツクビ
デオラム２の偶数アドレス側２ａをアクセスする
ことが可能となる。 又、CPU３が寄数アドレスを指定すると、ア
ドレスデータA0は「１」となるため、ORゲート
２０を介して書き込み制御信号がマルチ
プレクサ１１の入力端子B0に入力され、この信
号が出力端子Y0よりグラフイツクビデオラム２
の奇数アドレス側２ｂに与えられる。さらに、
ORゲート１６の出力は「１」となり、ゲート回
路１４が閉じると共に、ORゲート１８の出力が
「０」となるため、ゲート回路１５が開く。従つ
てCPU３によりグラフイツクビデオラム２の奇
数アドレス側２ｂをアクセスすることが可能とな
る。 ところで、グラフイツクビデオラム２のデータ
は、CRTコントローラ６のアドレス指定がマル
チプレクサ７を介してグラフイツクビデオラム２
に与えられることにより、シフトレジスタ８ａ及
び８ｂよりなる並直列変換器８に読み出され、変
換された直列データがビデオ増幅器１０を介して
CRT９に供給されることにより、文字、記号又
は図形が表示される。 尚、上述の説明においては、ドツトパターンが
16×16ビツトで構成されており、キヤラクタジエ
ネレータ１もこれに対応して左半分の８×16ビツ
トのドツトパターンを記憶するROM１ａと右半
分の８×16ビツトのドツトパターンを記憶する
ROM１ｂの２つのROMで構成されているため、
８ビツト処理の２個のCPUを用いてデータ転送
を行なつたが、ドツトパターンとして24×24ビツ
トで構成されているものを使用する場合には、キ
ヤラクタジエネレータも８×24ビツトのドツトパ
ターンを記憶する３つのROMより構成されてい
るため、この場合には、８ビツト処理を行なう３
個のCPUを用いれば、２個のCRUを用いる場合
と同様の動作をさせることができる。 本発明によるグラフイツクデイスプレイ装置の
データ転送方式は、上述の如く、キヤラクタジエ
ネレータに記憶されているドツトパターンをグラ
フイツクビデオラムに転送するための処理時間を
極めて短縮させることができ、しかも、CPUの
他には簡単な回路を加えるだけでよく、複雑な回
路を追加する必要がない。
第１図はドツトパターンの構成を示す図、第２
図は本発明のデータ転送方式を実現するための構
成を示すブロツク図である。 主な図番の説明、１……キヤラクタジエネレー
タ、２……グラフイツクビデオラム、３，４……
CPU、６……CRTコントローラ、７，１１……
マルチプレクサ、８……並直列変換器、９……
CRT、１２……フリツプフロツプ、１３，１４，
１５……ゲート回路、２２……入出力制御回路、
２３……ホスト、２４……ROM。
図は本発明のデータ転送方式を実現するための構
成を示すブロツク図である。 主な図番の説明、１……キヤラクタジエネレー
タ、２……グラフイツクビデオラム、３，４……
CPU、６……CRTコントローラ、７，１１……
マルチプレクサ、８……並直列変換器、９……
CRT、１２……フリツプフロツプ、１３，１４，
１５……ゲート回路、２２……入出力制御回路、
２３……ホスト、２４……ROM。
Claims (1)
- １ 文字、記号及び図形等を表わすコードに対応
するドツトパターンが記憶され、該ドツトパター
ンの一行がｍ×ｎビツト（ｍ及びｎは整数）のデ
ータで構成されるドツトパターンメモリと、一画
面分の容量を有し前記ドツトパターンを含む表示
データを記憶するグラフイツクビデオラムとを備
えたグラフイツクデイスプレイ装置において、同
一プログラムでｍビツト処理を行なうCPUをｎ
個設け、該ｎ個のCPUを並列動作させることに
より、前記ドツトパターンメモリのドツトパター
ンの一行分のデータを同時に前記グラフイツクビ
デオラムに転送するようにしたことを特徴とする
グラフイツクデイスプレイ装置のデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP786582A JPS58125140A (ja) | 1982-01-20 | 1982-01-20 | グラフイツクデイスプレイ装置のデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP786582A JPS58125140A (ja) | 1982-01-20 | 1982-01-20 | グラフイツクデイスプレイ装置のデ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125140A JPS58125140A (ja) | 1983-07-26 |
| JPS6316773B2 true JPS6316773B2 (ja) | 1988-04-11 |
Family
ID=11677535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP786582A Granted JPS58125140A (ja) | 1982-01-20 | 1982-01-20 | グラフイツクデイスプレイ装置のデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125140A (ja) |
-
1982
- 1982-01-20 JP JP786582A patent/JPS58125140A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58125140A (ja) | 1983-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4298931A (en) | Character pattern display system | |
| US4839826A (en) | Affine conversion apparatus using a raster generator to reduce cycle time | |
| JPS5952286A (ja) | ビデオｒａｍ書込み制御方式 | |
| JPS6316773B2 (ja) | ||
| KR20000006349A (ko) | 애니메이션회로를갖는스크린드라이버 | |
| JPH0227677B2 (ja) | ||
| KR870001230B1 (ko) | 하드웨어 문자발생에 의한 한글, 영문자 크기의 가변장치 | |
| JP2769384B2 (ja) | 演算制御ｉｃおよび情報処理装置 | |
| JPS648337B2 (ja) | ||
| JPS5893097A (ja) | 色切換回路 | |
| JPS63304293A (ja) | 表示メモリ制御回路 | |
| JPS58134685A (ja) | グラフイツクデイスプレイ装置 | |
| JPH043874B2 (ja) | ||
| JPS61140986A (ja) | 文字回転装置 | |
| JPH03116194A (ja) | ディスブレイ制御装置 | |
| JPH01209151A (ja) | パターン発生回路 | |
| JPS61190389A (ja) | 文字表示装置 | |
| JPS604978A (ja) | 表示制御装置 | |
| JPS6145837B2 (ja) | ||
| JPH06243675A (ja) | 半導体記憶装置およびその処理システム | |
| JPS60262282A (ja) | イメ−ジメモリ制御方式 | |
| JPS60230689A (ja) | 表示メモリ−書込制御装置 | |
| JPS61264380A (ja) | 記憶回路 | |
| JPH0895746A (ja) | 表示制御装置 | |
| JPH0462587B2 (ja) |