JPS63181436A - 回路装置 - Google Patents

回路装置

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Publication number
JPS63181436A
JPS63181436A JP62014709A JP1470987A JPS63181436A JP S63181436 A JPS63181436 A JP S63181436A JP 62014709 A JP62014709 A JP 62014709A JP 1470987 A JP1470987 A JP 1470987A JP S63181436 A JPS63181436 A JP S63181436A
Authority
JP
Japan
Prior art keywords
copper foil
copper
areas
chip
foil
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62014709A
Other languages
English (en)
Inventor
Norio Koutou
杭東　詔夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
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Publication of JPS63181436A publication Critical patent/JPS63181436A/ja
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/321—Structures or relative sizes of die-attach connectors
    • H10W72/325—Die-attach connectors having a filler embedded in a matrix
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    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、プリント基板上に電気回路を構成する単体部
品（以下、チップと呼ぶ）を載置する回路装置に関する
。
従来の技術 従来、樹脂を基板としだ銅張積層板のプリント基板では
、銅箔をエツチングして必要パターンのみ残して電極お
よび回路配線構成を行なっている。ＩＣ等の半導体チッ
プを接着する時、樹脂基板上の銅の電極部に、銀ペース
トの接着剤あるいは、鉛、錫系のはんだで接着していた
。
発明が解決しようとする問題点 たとえば、プリント基板上にシリコンチップを接着した
状態では、シリコン、銅電極および樹脂基板の３層構造
になり、３者それぞれ熱膨張係数が異なり、中でも銅が
最も熱膨張係数が大きい。
シリコンチップ裏面全面に銅の電極が存在すると、シリ
コンチップ接着後にシリコンにそりが生じ、特性面、信
頼性面に問題が生じる。
また、銅の電極を小さくして、シリコンチップの真中部
分のみ接着しようとすると、熱放散が悪くなると同時・
に、シリコンチップが傾いて接着されたりして、安定し
た接着が得られなかった。
問題点を解決するための手段 本発明は、基板上の金属電極を複数領域に分割し、その
分割された微小な複数領域にまたがって、単一体のチッ
プを載置できるようにしたものである。
作用 金属電極がチップの一面に存在すると、その電極の熱膨
張、収縮の影響がチップ全面に及ぶが、本発明によると
、電極を小さく分割されたことにより、熱膨張、収縮の
影響はチップ面に対して局部的に起り、電極のない部分
は、その影響を受けないため、チップ全面にうける熱膨
張、収縮は少本発明を、第１図の電極パターン平面図、
第２図の断面図を参照して、実施例により説明する。
１　、６　＋ｎ＋ｎ　ｔのガラスエポキシ積層板１に３
５μ−の銅箔２を張った鋼張積層板に、８　ｍ　Ｘ　８
　ｗａのＬＳＩのシリコンチップ３を接着するため、基
板の鋼箔の面積を２　ｍ　Ｘ　２　ｍとし、鋼箔と鋼箔
間距離をＩＩｓとして縦３列、横３列のマトリックス状
に８箔２を残して電極とした。この電極の鋼箔２上に、
銀ペースト４をディスペンサーによって、滴下した。こ
の時のディスペンサーの先端のノズルは９点式とし、銅
箔２の上に９か所適量滴下するようにした。その後シリ
コンチップ３をコレットでつかみ、適当量加在して接着
した。しかる後、１５０℃１時間銀ペースト４を硬化し
た。
発明の効果 本発明によれば、チップ面が、銅電極を分割することに
よって、鋼の熱膨張、収縮による歪がうけにくくなり、
したがってチップの熱歪が小さくなる。
【図面の簡単な説明】
第１図は本発明実施例の平面図、第２図は同実施例の断
面図である。 １・・・・・・ガラスエポキシ積層板、２・・・・・・
銅箔電極、３・・・・・・チップ、４・・・・・・銀ペ
ースト。

Claims (1)

    【特許請求の範囲】
  1. プリント基板表面のチップ接着用金属電極を複数領域に
    分割したことを特徴とする回路装置。
JP62014709A 1987-01-23 1987-01-23 回路装置 Pending JPS63181436A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04297101A (ja) * 1991-03-13 1992-10-21 Mitsubishi Electric Corp 半導体装置用パッケ−ジ
JP2007208276A (ja) * 2007-03-08 2007-08-16 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2013065891A (ja) * 2007-09-06 2013-04-11 Nichia Chem Ind Ltd 半導体装置
JP2014045156A (ja) * 2012-08-29 2014-03-13 Hitachi Automotive Systems Ltd 電子制御装置

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