JPH04297101A - 半導体装置用パッケ−ジ - Google Patents
半導体装置用パッケ−ジInfo
- Publication number
- JPH04297101A JPH04297101A JP3048105A JP4810591A JPH04297101A JP H04297101 A JPH04297101 A JP H04297101A JP 3048105 A JP3048105 A JP 3048105A JP 4810591 A JP4810591 A JP 4810591A JP H04297101 A JPH04297101 A JP H04297101A
- Authority
- JP
- Japan
- Prior art keywords
- die pad
- chip
- package
- semiconductor device
- pad part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
Landscapes
- Waveguide Connection Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、浮遊容量を減少させた
半導体装置用パッケ−ジに関するものである。
半導体装置用パッケ−ジに関するものである。
【０００２】
【従来の技術】図４は従来の半導体装置用パッケ−ジを
示す斜視図である。この図において、１はベ−スセラミ
ックス、１ａはこのベ−スセラミックス１上にメタライ
ズされたダイパッド部、２は前記ベ−スセラミックス１
上に装着されたフレ−ムセラミックス、３はこのフレ−
ムセラミックス２にろう付けされた外部リ−ド端子、４
は放熱フィンである。
示す斜視図である。この図において、１はベ−スセラミ
ックス、１ａはこのベ−スセラミックス１上にメタライ
ズされたダイパッド部、２は前記ベ−スセラミックス１
上に装着されたフレ−ムセラミックス、３はこのフレ−
ムセラミックス２にろう付けされた外部リ−ド端子、４
は放熱フィンである。
【０００３】次に、動作について説明する。ベ−スセラ
ミックス１上にメタライジングされたダイパッド部１ａ
の寸法は、その上にボンディングするトランジスタ等の
チップ寸法をあらかじめ想定し、十分搭載できるように
大きく決められる。また、チップの設計変更や、多種チ
ップの使用等で搭載するチップ寸法がダイパッド部１ａ
の寸法に比べ極端に小さくなる。
ミックス１上にメタライジングされたダイパッド部１ａ
の寸法は、その上にボンディングするトランジスタ等の
チップ寸法をあらかじめ想定し、十分搭載できるように
大きく決められる。また、チップの設計変更や、多種チ
ップの使用等で搭載するチップ寸法がダイパッド部１ａ
の寸法に比べ極端に小さくなる。
【０００４】一般に高周波特性を向上させるための一手
段としてパッケ−ジの浮遊容量を下げる、すなわちダイ
パッド部１ａの面積をチップが搭載可能な最小面積とす
るのが一般的なアプロ−チ方法である。
段としてパッケ−ジの浮遊容量を下げる、すなわちダイ
パッド部１ａの面積をチップが搭載可能な最小面積とす
るのが一般的なアプロ−チ方法である。
【０００５】
【発明が解決しようとする課題】従来の半導体装置用パ
ッケ−ジは、以上のように高周波特性を向上させるため
、使用チップ寸法に合せ浮遊容量を減らそうとすれば、
パッケ−ジのメタライジングパタ−ンの変更から行うこ
とが必要で、パッケ−ジコストの上昇，パッケ−ジ納期
の長期化等の問題点があった。
ッケ−ジは、以上のように高周波特性を向上させるため
、使用チップ寸法に合せ浮遊容量を減らそうとすれば、
パッケ−ジのメタライジングパタ−ンの変更から行うこ
とが必要で、パッケ−ジコストの上昇，パッケ−ジ納期
の長期化等の問題点があった。
【０００６】本発明は、上記のような問題点を解消する
ためになされたもので、いかなるチップ寸法のものを搭
載する際にもパッケ−ジ浮遊容量を小さくすることがで
きる半導体装置用パッケ−ジを得ることを目的とする。
ためになされたもので、いかなるチップ寸法のものを搭
載する際にもパッケ−ジ浮遊容量を小さくすることがで
きる半導体装置用パッケ−ジを得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
用パッケ−ジは、ダイパッド部のメタライズ部分に絶縁
のためのストライプを設け、ダイパッド部を複数に分割
したものである。
用パッケ−ジは、ダイパッド部のメタライズ部分に絶縁
のためのストライプを設け、ダイパッド部を複数に分割
したものである。
【０００８】
【作用】本発明における半導体装置用パッケ−ジのダイ
パッド部は、複数の絶縁ストライプで分割したことから
、最小面積のダイパッド部に、チップを搭載することが
でき、浮遊容量を減少させることができる。
パッド部は、複数の絶縁ストライプで分割したことから
、最小面積のダイパッド部に、チップを搭載することが
でき、浮遊容量を減少させることができる。
【０００９】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の一実施例を示す半導体装置用パッケ
−ジの斜視図である。この図において、図４と同一符号
を付してある部分は同一構成部分を示し、１ｂは絶縁ス
トライプで、これによりメタライズ部を複数に分割し、
複数のダイパッド部１ａが形成される。２はフレ−ムセ
ラミックス、３はこのフレ−ムセラミックス２にろう付
けされた外部リ−ド端子、４は放熱フィンである。
る。図１は本発明の一実施例を示す半導体装置用パッケ
−ジの斜視図である。この図において、図４と同一符号
を付してある部分は同一構成部分を示し、１ｂは絶縁ス
トライプで、これによりメタライズ部を複数に分割し、
複数のダイパッド部１ａが形成される。２はフレ−ムセ
ラミックス、３はこのフレ−ムセラミックス２にろう付
けされた外部リ−ド端子、４は放熱フィンである。
【００１０】図２は比較的小さなチップ５を、分割した
ダイパッド部１ａの１つのセグメント上に搭載し、その
セグメントから出力細線６等を配線した半導体装置であ
り、パッケ−ジの浮遊容量として他セグメントの分は軽
減される効果がある。
ダイパッド部１ａの１つのセグメント上に搭載し、その
セグメントから出力細線６等を配線した半導体装置であ
り、パッケ−ジの浮遊容量として他セグメントの分は軽
減される効果がある。
【００１１】図３は比較的大きなチップ５を、分割した
ダイパッド部１ａの複数のセグメントを使用して搭載可
能となることを示したもので、各セグメントから出力細
線６等を配線した図である。
ダイパッド部１ａの複数のセグメントを使用して搭載可
能となることを示したもので、各セグメントから出力細
線６等を配線した図である。
【００１２】
【発明の効果】以上説明したように、本発明は、メタラ
イズ部を分割して複数のダイパッド部を形成し、搭載す
るチップの大きさに対応した１つのセグメントまたは複
数のセグメント上にチップを搭載するようにしたので、
１種類の半導体装置用パッケ−ジで多種類のチップが搭
載でき、高周波特性の向上につながるパッケ−ジの浮遊
容量を搭載するチップに合せて小さく抑え、かつ小さな
チップから大きなチップまで使用セグメント数を増すこ
とで搭載できる半導体装置用パッケ−ジが得られる効果
がある。
イズ部を分割して複数のダイパッド部を形成し、搭載す
るチップの大きさに対応した１つのセグメントまたは複
数のセグメント上にチップを搭載するようにしたので、
１種類の半導体装置用パッケ−ジで多種類のチップが搭
載でき、高周波特性の向上につながるパッケ−ジの浮遊
容量を搭載するチップに合せて小さく抑え、かつ小さな
チップから大きなチップまで使用セグメント数を増すこ
とで搭載できる半導体装置用パッケ−ジが得られる効果
がある。
【図１】本発明の一実施例による半導体装置用パッケ−
ジを示す斜視図である。
ジを示す斜視図である。
【図２】図１の半導体装置用パッケ−ジに小さなチップ
を搭載した状態を示す斜視図である。
を搭載した状態を示す斜視図である。
【図３】同じく大きなチップを搭載した状態を示す斜視
図である。
図である。
【図４】従来の半導体装置用パッケ−ジを示す斜視図で
ある。
ある。
１ ベ−スセラミックス
１ａ ダイパッド部
１ｂ 絶縁ストライプ
２ フレ−ムセラミックス
３ 外部リ−ド端子
４ 放熱フィン
５ チップ
６ 出力細線
Claims (1)
- 【請求項１】ベ−スセラミックス上にメタライズされた
ダイパッド部にチップを搭載して構成された半導体装置
用パッケ−ジにおいて、前記メタライズ部を絶縁のため
のストライプにより分割し、複数のダイパッド部を形成
したことを特徴とする半導体装置用パッケ−ジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048105A JPH04297101A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置用パッケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048105A JPH04297101A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置用パッケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04297101A true JPH04297101A (ja) | 1992-10-21 |
Family
ID=12794039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3048105A Pending JPH04297101A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置用パッケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04297101A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181436A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electronics Corp | 回路装置 |
| JPS6489548A (en) * | 1987-09-30 | 1989-04-04 | Mitsubishi Electric Corp | Semiconductor device |
-
1991
- 1991-03-13 JP JP3048105A patent/JPH04297101A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181436A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electronics Corp | 回路装置 |
| JPS6489548A (en) * | 1987-09-30 | 1989-04-04 | Mitsubishi Electric Corp | Semiconductor device |
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