JPH0821594B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0821594B2 JPH0821594B2 JP61018096A JP1809686A JPH0821594B2 JP H0821594 B2 JPH0821594 B2 JP H0821594B2 JP 61018096 A JP61018096 A JP 61018096A JP 1809686 A JP1809686 A JP 1809686A JP H0821594 B2 JPH0821594 B2 JP H0821594B2
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- 238000000034 method Methods 0.000 title claims description 21
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 10
- 238000000576 coating method Methods 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 6
- 238000011109 contamination Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 2
- 238000002844 melting Methods 0.000 claims 1
- 230000008018 melting Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 239000003870 refractory metal Substances 0.000 description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 239000010931 gold Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電極や配線の低抵抗化を図った半導体装置の
製造方法に関し、特に半導体素子の製造自由度を大幅に
拡大した製造方法に関する。
製造方法に関し、特に半導体素子の製造自由度を大幅に
拡大した製造方法に関する。
近年、GaAsを中心とする化合物半導体を用いる集積回
路の開発が活発化しているが、その基本となるショット
キ接合型電解効果トラジスタ（MESFET）のゲート電極に
W,Ta,Mo等の所謂リフラクトリメタル又はそのシリサイ
ドが用いられている。これは、後工程におけるゲート電
極をマスクとして高濃度のイオン注入（例えばGaAsでは
Si,S,Sn等）や800℃以上での高温条件でのアニール（熱
処理）に対してもゲート電極の信頼性を確保するためで
ある。また、この種の金属は素子の製造工程を簡単なも
のにできるとともに特性の均一化を保持することが容易
であるという理由もある。
路の開発が活発化しているが、その基本となるショット
キ接合型電解効果トラジスタ（MESFET）のゲート電極に
W,Ta,Mo等の所謂リフラクトリメタル又はそのシリサイ
ドが用いられている。これは、後工程におけるゲート電
極をマスクとして高濃度のイオン注入（例えばGaAsでは
Si,S,Sn等）や800℃以上での高温条件でのアニール（熱
処理）に対してもゲート電極の信頼性を確保するためで
ある。また、この種の金属は素子の製造工程を簡単なも
のにできるとともに特性の均一化を保持することが容易
であるという理由もある。
上述した従来の半導体装置では、GaAs等の化合物半導
体材料自身が有する高速性を十分に引出すためには、ゲ
ート電極の材料として前記したようなリフラクトリメタ
ルのみでは抵抗が大き過ぎ、ゲート抵抗や配線抵抗が大
きくなって高速性が失われることになる。このため、低
抵抗金属としてアルミニウムや金等の低抵抗金属が考え
られているが、これらを単にリフラクトリメタルの上に
重ねて形成するのみでは、後工程における高温熱処理に
対応できず、これら低抵抗金属が拡散したり合金化反応
を起こして良好なショットキ接合を維持することが困難
になる。
体材料自身が有する高速性を十分に引出すためには、ゲ
ート電極の材料として前記したようなリフラクトリメタ
ルのみでは抵抗が大き過ぎ、ゲート抵抗や配線抵抗が大
きくなって高速性が失われることになる。このため、低
抵抗金属としてアルミニウムや金等の低抵抗金属が考え
られているが、これらを単にリフラクトリメタルの上に
重ねて形成するのみでは、後工程における高温熱処理に
対応できず、これら低抵抗金属が拡散したり合金化反応
を起こして良好なショットキ接合を維持することが困難
になる。
これに対処するためには、熱処理が完了した後にリフ
ラクトリメタル上に低抵抗金属を選択的に形成すればよ
く、例えばウォトレジスト等を用いたパターン形成方法
が考えられる。しかしながら、近年における電極や配線
の微細化によってリフラクトリメタル以外以外の領域に
のみフォトレジストを高精度にマスク形成することは極
めて困難であり、位置ずれを生じて低抵抗化の実現が不
可能とされたり、或いは電極相互を短絡する等素子の信
頼性を低下させるおそれがある。
ラクトリメタル上に低抵抗金属を選択的に形成すればよ
く、例えばウォトレジスト等を用いたパターン形成方法
が考えられる。しかしながら、近年における電極や配線
の微細化によってリフラクトリメタル以外以外の領域に
のみフォトレジストを高精度にマスク形成することは極
めて困難であり、位置ずれを生じて低抵抗化の実現が不
可能とされたり、或いは電極相互を短絡する等素子の信
頼性を低下させるおそれがある。
本発明の半導体装置の製造方法は、熱処理等の所定の
工程の後においてリフラクトリメタル等の電極や配線上
に高精度に低抵抗金属を形成して電極や配線の低抵抗化
を図り、半導体装置の高速化や高信頼性を図るとともに
素子の製造の自由度を向上するものである。
工程の後においてリフラクトリメタル等の電極や配線上
に高精度に低抵抗金属を形成して電極や配線の低抵抗化
を図り、半導体装置の高速化や高信頼性を図るとともに
素子の製造の自由度を向上するものである。
本発明の半導体装置の製造方法は、半導体基板上に電
極や配線を形成する工程と、前記電極や前記配線を含む
前記半導体基板の全面に絶縁膜を形成する工程と、前記
絶縁膜上の全面に軟化可能な被膜を形成しその表面を平
坦化する工程と、前記被膜のかかる平坦化された表面形
状を反映しながら前記被膜および前記絶縁膜をエッチン
グ処理し前記電極や前記配線の上面が露呈した時点で前
記エッチング処理を停止する工程と、残った前記被膜を
除去した後に前記電極や前記配線の上面に接触させて残
った前記絶縁膜上に低抵抗金属層を形成する工程と、前
記残った絶縁膜を前記半導体基板に対するダメージ、汚
染防止用ストッパとして前記低抵抗金属層をパターニン
グし前記電極や前記配線に接触する低抵抗金層を形成す
る工程と、その後前記残った絶縁膜を除去する工程とを
含むものである。
極や配線を形成する工程と、前記電極や前記配線を含む
前記半導体基板の全面に絶縁膜を形成する工程と、前記
絶縁膜上の全面に軟化可能な被膜を形成しその表面を平
坦化する工程と、前記被膜のかかる平坦化された表面形
状を反映しながら前記被膜および前記絶縁膜をエッチン
グ処理し前記電極や前記配線の上面が露呈した時点で前
記エッチング処理を停止する工程と、残った前記被膜を
除去した後に前記電極や前記配線の上面に接触させて残
った前記絶縁膜上に低抵抗金属層を形成する工程と、前
記残った絶縁膜を前記半導体基板に対するダメージ、汚
染防止用ストッパとして前記低抵抗金属層をパターニン
グし前記電極や前記配線に接触する低抵抗金層を形成す
る工程と、その後前記残った絶縁膜を除去する工程とを
含むものである。
次に、本発明を図面を参照して説明する。
第１図乃至第８図は本発明をGaAsMESFETに適用した実
施例を製造工程順に示す断面図である。
施例を製造工程順に示す断面図である。
先ず、第１図のように、GaAs半絶縁性基板１に選択イ
オン注入法により所定領域にSi+等のＮ型不純物を導入
してＮ型能動層２を形成する。その上で、基板１上にWS
iX（Ｘ＝０〜２）の所謂高融点リフラクトリメタルをス
パッタ法又は化学蒸着法により被着し、図外のフォトレ
ジストをマスクとしたフレオン系ガス（CF4,SF6,NF
3等）による反応性イオンエッチング（RIE）法でパター
ニングしてショットキ接合のゲート電極３を形成する。
オン注入法により所定領域にSi+等のＮ型不純物を導入
してＮ型能動層２を形成する。その上で、基板１上にWS
iX（Ｘ＝０〜２）の所謂高融点リフラクトリメタルをス
パッタ法又は化学蒸着法により被着し、図外のフォトレ
ジストをマスクとしたフレオン系ガス（CF4,SF6,NF
3等）による反応性イオンエッチング（RIE）法でパター
ニングしてショットキ接合のゲート電極３を形成する。
次いで、第２図のようにこのゲート電極３と、新たに
パターン形成したフォトレジスト４をマスクとしてSi+
をイオン注入法により基板１に選択的かつ自己整合的に
導入し、ソース・ドレイン相当領域に所定濃度，所定深
さの高濃度Ｎ型領域5,5を形成する。その後、イオン注
入層をアルシン（AsH3）中キャップレスアニール法によ
り800〜900℃の範囲で所定時間熱処理し、活性化させ
る。
パターン形成したフォトレジスト４をマスクとしてSi+
をイオン注入法により基板１に選択的かつ自己整合的に
導入し、ソース・ドレイン相当領域に所定濃度，所定深
さの高濃度Ｎ型領域5,5を形成する。その後、イオン注
入層をアルシン（AsH3）中キャップレスアニール法によ
り800〜900℃の範囲で所定時間熱処理し、活性化させ
る。
続いて、第３図のようにシリコン酸化膜，シリコン窒
化膜又はポリイミド等の絶縁膜６を全面に被着した後、
第４図のようにフォトレジスト７を厚く塗布形成する。
そして、これを150〜250℃の低温で加熱してフォトレジ
スト７を軟化処理し、このリフロー又はリフローと等価
な作用によってフォトレジスト７の表面を平坦化する。
化膜又はポリイミド等の絶縁膜６を全面に被着した後、
第４図のようにフォトレジスト７を厚く塗布形成する。
そして、これを150〜250℃の低温で加熱してフォトレジ
スト７を軟化処理し、このリフロー又はリフローと等価
な作用によってフォトレジスト７の表面を平坦化する。
次に、CF4ガス等のフレオン系ガスにO2を所定流量添
加したRIE法によって前記フォトレジスト７をドライエ
ッチングし、第５図のように前記絶縁膜６を到るまでエ
ッチングを行ってゲート電極３の上面を露呈させる。こ
のとき、他の部分はフォトレジスト７で覆われたままで
ある。この状態を実現するためには、RIE条件を、ゲー
ト電極３はエッチングしないでフォトレジスト７と絶縁
膜６とのエッチング速度比が等しく或いは極めて近い値
となるように設定することが肝要である。例えば前記WS
iXリフラクトリメタルの場合にはCF4にO2を０〜50％，
好ましくは10〜50％添加すればよい。他のSF6やNF3では
ゲート電極自身のエッチング速度が速くゲート電極の上
面が露呈されると同時に電極のエッチングが進行されて
しまう。
加したRIE法によって前記フォトレジスト７をドライエ
ッチングし、第５図のように前記絶縁膜６を到るまでエ
ッチングを行ってゲート電極３の上面を露呈させる。こ
のとき、他の部分はフォトレジスト７で覆われたままで
ある。この状態を実現するためには、RIE条件を、ゲー
ト電極３はエッチングしないでフォトレジスト７と絶縁
膜６とのエッチング速度比が等しく或いは極めて近い値
となるように設定することが肝要である。例えば前記WS
iXリフラクトリメタルの場合にはCF4にO2を０〜50％，
好ましくは10〜50％添加すればよい。他のSF6やNF3では
ゲート電極自身のエッチング速度が速くゲート電極の上
面が露呈されると同時に電極のエッチングが進行されて
しまう。
しかる上で、エッチングを停止し、不要なフォトレジ
ストを洗浄除去した後に、第６図のように低抵抗金属で
ある金（Au）をTiPtAu等の多層金属膜構成でスパッタ法
又は真空蒸着法により全面に被着して低抵抗金属膜８を
形成する。そして、フォトレジスト９をマスクしてゲー
ト電極３上を覆い、Arイオンによるイオンミリング法又
は塩素系RIE法により選択エッチングし、第７図のよう
にゲート電極３上位置にのみ低抵抗金属膜８を残存させ
る。この選択エッチングでは、前記絶縁膜６が下地能動
層へのダメージ，汚染防止用ストッパとして機能する。
また、このとき多層金属膜、即ち低抵抗金属膜８はゲー
ト電極３に接触する状態にエッチングされればよいた
め、高精度のマスク合わせ精度は不要であり、フォトレ
ジスト９の工程の容易化を図ることができる。
ストを洗浄除去した後に、第６図のように低抵抗金属で
ある金（Au）をTiPtAu等の多層金属膜構成でスパッタ法
又は真空蒸着法により全面に被着して低抵抗金属膜８を
形成する。そして、フォトレジスト９をマスクしてゲー
ト電極３上を覆い、Arイオンによるイオンミリング法又
は塩素系RIE法により選択エッチングし、第７図のよう
にゲート電極３上位置にのみ低抵抗金属膜８を残存させ
る。この選択エッチングでは、前記絶縁膜６が下地能動
層へのダメージ，汚染防止用ストッパとして機能する。
また、このとき多層金属膜、即ち低抵抗金属膜８はゲー
ト電極３に接触する状態にエッチングされればよいた
め、高精度のマスク合わせ精度は不要であり、フォトレ
ジスト９の工程の容易化を図ることができる。
その後、第８図のようにソース・ドレイン領域のオー
ミンク電極10,10をリフトオフ法を利用して選択形成し
かつ熱処理してオーミック化したNi/AuGe膜で形成す
る。また、この上に低抵抗金属でソース・ドレイン電極
11,11及びこれに繋がる配線を形成する。また、前記ゲ
ート電極３及び低抵抗金属膜８はシリコン酸化膜等の絶
縁膜12で被覆する。
ミンク電極10,10をリフトオフ法を利用して選択形成し
かつ熱処理してオーミック化したNi/AuGe膜で形成す
る。また、この上に低抵抗金属でソース・ドレイン電極
11,11及びこれに繋がる配線を形成する。また、前記ゲ
ート電極３及び低抵抗金属膜８はシリコン酸化膜等の絶
縁膜12で被覆する。
以上の工程によりGaAsMESFETを完成する。
この製造方法によると、ゲート電極３をリフラクトリ
メタルで構成し、これを用いた自己整合法により高濃度
Ｎ型領域5,5を形成した後に、フォトレジスト７を塗布
しかつこれを平坦化してエッチングすることによりゲー
ト電極の上面のみを露呈させることができ、この上に低
抵抗金属８を一体的に選択形成することができる。この
ため、高濃度Ｎ型領域5,5の形成工程まではリフラクト
リメタルの有する利点を十分に発揮させて素子を構成で
きる。また、その後における低抵抗金属膜８の選択エッ
タング時には多少の位置ずれが生じていてもゲート電極
３と低抵抗金属膜８との一体化を実現できるので、フォ
トレジスト９のマスク合わせに高精度を必要とすること
はなく、ゲート電極の低抵抗化を容易に実現できる。し
たがって、素子製造の自由度を大幅に向上するとともに
MESFETの特性の向上を達成することができる。
メタルで構成し、これを用いた自己整合法により高濃度
Ｎ型領域5,5を形成した後に、フォトレジスト７を塗布
しかつこれを平坦化してエッチングすることによりゲー
ト電極の上面のみを露呈させることができ、この上に低
抵抗金属８を一体的に選択形成することができる。この
ため、高濃度Ｎ型領域5,5の形成工程まではリフラクト
リメタルの有する利点を十分に発揮させて素子を構成で
きる。また、その後における低抵抗金属膜８の選択エッ
タング時には多少の位置ずれが生じていてもゲート電極
３と低抵抗金属膜８との一体化を実現できるので、フォ
トレジスト９のマスク合わせに高精度を必要とすること
はなく、ゲート電極の低抵抗化を容易に実現できる。し
たがって、素子製造の自由度を大幅に向上するとともに
MESFETの特性の向上を達成することができる。
なお、前記実施例では軟化可能な膜としてフォトレジ
ストを利用しているが、ポリイミドやスピンオングラス
等を利用することも可能である。
ストを利用しているが、ポリイミドやスピンオングラス
等を利用することも可能である。
ここで、前記実施例は本発明の一例に過ぎず、各工程
は適宜の変更が可能であることは言うまでもない。例え
ば、MESFETのゲート電極以外の電極や配線を高融点金属
で構成いした場合にも同様に適用できる。
は適宜の変更が可能であることは言うまでもない。例え
ば、MESFETのゲート電極以外の電極や配線を高融点金属
で構成いした場合にも同様に適用できる。
以上説明したように本発明は、電極や配線を形成した
後に、これを覆うように軟化可能な被膜を形成しかつこ
れを平坦化するとともにエッチングして電極や配線の上
面を露呈させ、この上に低抵抗金属を被着しかつこれを
パターニングしているので、電極や配線を高融点金属材
料で形成しかつ所定の不純物領域を形成した後に、電極
や配線上に自己整合的に低抵抗金属を選択形成すること
ができ、これにより素子の低抵抗化を図って特性を向上
するとともに、素子製造の自由度を大幅に向上すること
ができる。
後に、これを覆うように軟化可能な被膜を形成しかつこ
れを平坦化するとともにエッチングして電極や配線の上
面を露呈させ、この上に低抵抗金属を被着しかつこれを
パターニングしているので、電極や配線を高融点金属材
料で形成しかつ所定の不純物領域を形成した後に、電極
や配線上に自己整合的に低抵抗金属を選択形成すること
ができ、これにより素子の低抵抗化を図って特性を向上
するとともに、素子製造の自由度を大幅に向上すること
ができる。
第１図乃至第８図は本発明の一実施例を工程順に示す断
面図である。 １……GaAs半絶縁性基板、２……Ｎ型能動層、３……ゲ
ート電極、４……フォトレジスト、５……高濃度Ｎ型領
域、６……絶縁膜、７……フォトレジスト、８……多層
金属膜（低抵抗金属膜）、９……フォトレジスト、10…
…オーミック電極、11……ソース・ドレイン電極、12…
…絶縁膜。
面図である。 １……GaAs半絶縁性基板、２……Ｎ型能動層、３……ゲ
ート電極、４……フォトレジスト、５……高濃度Ｎ型領
域、６……絶縁膜、７……フォトレジスト、８……多層
金属膜（低抵抗金属膜）、９……フォトレジスト、10…
…オーミック電極、11……ソース・ドレイン電極、12…
…絶縁膜。
Claims (3)
- 【請求項１】半導体基板上に電極や配線を形成する工程
と、前記電極や前記配線を含む前記半導体基板の全面に
絶縁膜を形成する工程と、前記絶縁膜上の全面に軟化可
能な被膜を形成しその表面を平坦化する工程と、前記被
膜のかかる平坦化された表面形状を反映しながら前記被
膜および前記絶縁膜をエッチング処理し前記電極や前記
配線の上面が露呈した時点で前記エッチング処理を停止
する工程と、残った前記被膜を除去した後に前記電極や
前記配線の上面に接触させて残った前記絶縁膜上に低抵
抗金属層を形成する工程と、前記残った絶縁膜を前記半
導体基板に対するダメージ、汚染防止用ストッパとして
前記低抵抗金属層をパターニングし前記電極や前記配線
に接触する低抵抗金属を形成する工程と、その後前記残
った絶縁膜を除去する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】前記電極は電界効果トランジスタのゲート
電極であり、前記絶縁膜を形成する前に前記ゲート電極
を利用した自己整合法によりソース・ドレイン領域を形
成する特許請求の範囲第１項記載の半導体装置の製造方
法。 - 【請求項３】前記電極や前記配線は高融点金属を有し、
前記被膜および前記絶縁膜に対するのエッチング処理を
CF4に０〜50％の比率でO2を添加したガスを用いた反応
性イオンエッチングで行ってなる特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018096A JPH0821594B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018096A JPH0821594B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177974A JPS62177974A (ja) | 1987-08-04 |
| JPH0821594B2 true JPH0821594B2 (ja) | 1996-03-04 |
Family
ID=11962096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61018096A Expired - Lifetime JPH0821594B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821594B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138750A (ja) * | 1988-08-24 | 1990-05-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4953780A (ja) * | 1972-09-28 | 1974-05-24 | ||
| JPS5012983A (ja) * | 1973-05-28 | 1975-02-10 | ||
| JPS60165764A (ja) * | 1984-02-08 | 1985-08-28 | Nec Corp | 化合物半導体装置の製造方法 |
| JPS60225477A (ja) * | 1984-04-23 | 1985-11-09 | Nec Corp | 電極の形成方法 |
-
1986
- 1986-01-31 JP JP61018096A patent/JPH0821594B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62177974A (ja) | 1987-08-04 |
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