JPS6318223B2 - - Google Patents
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- Publication number
- JPS6318223B2 JPS6318223B2 JP58116712A JP11671283A JPS6318223B2 JP S6318223 B2 JPS6318223 B2 JP S6318223B2 JP 58116712 A JP58116712 A JP 58116712A JP 11671283 A JP11671283 A JP 11671283A JP S6318223 B2 JPS6318223 B2 JP S6318223B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- circuit
- clock signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(a) 発明の分野
この発明はエラー処理回路に関し、とくに入力
されたデータをチエツクし、エラーが発見された
場合に発振器のクロツク信号の送出を停止するエ
ラー処理回路に係る。
されたデータをチエツクし、エラーが発見された
場合に発振器のクロツク信号の送出を停止するエ
ラー処理回路に係る。
(b) 技術の背景
電子機器ではデータの処理速度と同様に、処理
結果の信頼性も重要な要素となつている。すなわ
ち、処理速度が高速でもその結果の信頼性が低い
機器は、処理速度が少々遅くとも結果の信頼性が
高い機器には劣る。そのために、処理すべきデー
タが正しいかどうかをチエツクするための技術が
種々開発され、実用に供されている。代表的なデ
ータチエツク技術としてパリテイチエツク方式、
CRC方式などをあげることができる。
結果の信頼性も重要な要素となつている。すなわ
ち、処理速度が高速でもその結果の信頼性が低い
機器は、処理速度が少々遅くとも結果の信頼性が
高い機器には劣る。そのために、処理すべきデー
タが正しいかどうかをチエツクするための技術が
種々開発され、実用に供されている。代表的なデ
ータチエツク技術としてパリテイチエツク方式、
CRC方式などをあげることができる。
(c) 従来技術の問題点
さて、このように処理結果の信頼性の観点から
処理すべきデータにエラーが発見された場合には
以後の処理を中止しなければならないが、そのた
め従来の技術はデータにエラーが発見された場合
に回路のタイミングを制御するクロツク信号を停
止することが行なわれている。しかし、クロツク
信号の停止は発振器におけるクロツク信号の送出
を阻止することにより行なわれている。そのため
に、エラーチエツク回路がエラーを検出してから
発振器におけるクロツク信号の送出を阻止するま
での間にデータバツフアにはクロツク信号が入力
してしまい、その結果次のデータがデータバツフ
アにセツトされエラーとなつたデータは消滅する
こととなる。したがつて、エラーの原因を調査す
ることが不可能となるという欠点を有する。
処理すべきデータにエラーが発見された場合には
以後の処理を中止しなければならないが、そのた
め従来の技術はデータにエラーが発見された場合
に回路のタイミングを制御するクロツク信号を停
止することが行なわれている。しかし、クロツク
信号の停止は発振器におけるクロツク信号の送出
を阻止することにより行なわれている。そのため
に、エラーチエツク回路がエラーを検出してから
発振器におけるクロツク信号の送出を阻止するま
での間にデータバツフアにはクロツク信号が入力
してしまい、その結果次のデータがデータバツフ
アにセツトされエラーとなつたデータは消滅する
こととなる。したがつて、エラーの原因を調査す
ることが不可能となるという欠点を有する。
(d) 発明の目的
本発明はかかる点に鑑み、データエラーが生じ
てもエラーが生じたデータを消滅することのない
エラー処理回路を提供することを目的とする。
てもエラーが生じたデータを消滅することのない
エラー処理回路を提供することを目的とする。
(e) 発明の実施例
以下に本発明によるエラー処理回路の実施例を
図面に沿つて詳細に説明する。
図面に沿つて詳細に説明する。
第１図はエラー処理回路の概略を示すブロツク
図であり、１はデータバツフア、２はデータチエ
ツク部、３は発振器、４はエラー状態部、Ｇ１は
第１のゲート、Ｇ２は第２のゲートである。
図であり、１はデータバツフア、２はデータチエ
ツク部、３は発振器、４はエラー状態部、Ｇ１は
第１のゲート、Ｇ２は第２のゲートである。
データバツフア１は処理すべきデータを外部か
ら受け取り、一旦記憶する機能を有し、レジスタ
より構成される。データチエツク部２はデータバ
ツフア１に記憶されたデータをチエツクするもの
であり、例えばパリテイチエツク回路より構成さ
れる。データチエツク部２のエラー検出信号は第
２およびエラー状態保持部４に送出される。ゲー
ト２はエラー検出信号がデータチエツク部２から
出力されたときその入力信号を出力端子に送出す
ることを阻止する機能を有する。したがつて発振
器３から送出されているクロツク信号はゲートで
阻止され、データエラーが生じた直後にデータバ
ツフア１に対するクロツク信号の入力は阻止され
る。したがつて、次のデータがバツフアにセツト
されることはなくエラーが生じたデータはバツフ
アに残る。一方、エラー状態保持部４の出力によ
つてゲートＧ１はゲートＧ２よりも遅れてゲート
されるので発振器３からのクロツク信号の送出は
停止される。
ら受け取り、一旦記憶する機能を有し、レジスタ
より構成される。データチエツク部２はデータバ
ツフア１に記憶されたデータをチエツクするもの
であり、例えばパリテイチエツク回路より構成さ
れる。データチエツク部２のエラー検出信号は第
２およびエラー状態保持部４に送出される。ゲー
ト２はエラー検出信号がデータチエツク部２から
出力されたときその入力信号を出力端子に送出す
ることを阻止する機能を有する。したがつて発振
器３から送出されているクロツク信号はゲートで
阻止され、データエラーが生じた直後にデータバ
ツフア１に対するクロツク信号の入力は阻止され
る。したがつて、次のデータがバツフアにセツト
されることはなくエラーが生じたデータはバツフ
アに残る。一方、エラー状態保持部４の出力によ
つてゲートＧ１はゲートＧ２よりも遅れてゲート
されるので発振器３からのクロツク信号の送出は
停止される。
第２図は第１図の詳細を示すエラー処理回路で
あり、REG１は９ビツトのレジスタ、PCはパリ
テイチエツク回路、FF１，FF２はフリツプフロ
ツプ回路、Ａ１〜Ａ３はアンド回路、OR１はオ
ア回路、OSCは発振器である。
あり、REG１は９ビツトのレジスタ、PCはパリ
テイチエツク回路、FF１，FF２はフリツプフロ
ツプ回路、Ａ１〜Ａ３はアンド回路、OR１はオ
ア回路、OSCは発振器である。
レジスタREG１は外部からの処理すべきデー
タを端子Ｃに入力するセツトクロツク信号CLKS
の到来に同期して記憶する。レジスタREG１の
出力はパリテイチエツク回路PCに接続されてい
る。パリテイチエツク回路PCはレジスタREG１
に記憶されたデータをパリテイチエツク方式より
チエツクする機能を有する。パリテイチエツク回
路PCの出力端子からはデータにエラーが生じた
とき論理１となるエラー検出信号ERD１がアン
ド回路Ａ２を介してFF１のセツト端子Ｊに接続
されている。アンド回路Ａ２の他方の入力端子に
はチエツクタイミング信号CHTが入力している。
FF１のＱ端子からのエラー信号ERはオア回路
ORに接続され、Ｑ端子からのクロツクインヒビ
ツト信号CLKIはアンド回路Ａ１に接続されてい
る。オア回路ORには他のパリテイチエツク回路
のFFからの出力が接続している。オア回路ORの
出力はFF２のセツト端子Ｊに入力している。FF
２のＱ端子からは基準クロツク信号CLKの送出
を阻止するインヒビツト信号STが送出しており、
それはアンド回路Ａ３の一方の入力に接続され、
その他方には発振器OSCからのクロツク信号が
入力している。アンド回路Ａ３の出力は基準クロ
ツク信号CLKとしてアンド回路Ａ１に入力して
いる。アンド回路Ａ１には更にクロツクゲート信
号CLKGが入力している。なお、信号RSTはリ
セツト信号であり、レジスタ・FF１，FF２のリ
セツト端子Ｒに入力している。またCLK１はFF
１，FF２に対するクロツク信号である。FF２の
Ｑ端子からはアラーム信号ALRMが送出する。
タを端子Ｃに入力するセツトクロツク信号CLKS
の到来に同期して記憶する。レジスタREG１の
出力はパリテイチエツク回路PCに接続されてい
る。パリテイチエツク回路PCはレジスタREG１
に記憶されたデータをパリテイチエツク方式より
チエツクする機能を有する。パリテイチエツク回
路PCの出力端子からはデータにエラーが生じた
とき論理１となるエラー検出信号ERD１がアン
ド回路Ａ２を介してFF１のセツト端子Ｊに接続
されている。アンド回路Ａ２の他方の入力端子に
はチエツクタイミング信号CHTが入力している。
FF１のＱ端子からのエラー信号ERはオア回路
ORに接続され、Ｑ端子からのクロツクインヒビ
ツト信号CLKIはアンド回路Ａ１に接続されてい
る。オア回路ORには他のパリテイチエツク回路
のFFからの出力が接続している。オア回路ORの
出力はFF２のセツト端子Ｊに入力している。FF
２のＱ端子からは基準クロツク信号CLKの送出
を阻止するインヒビツト信号STが送出しており、
それはアンド回路Ａ３の一方の入力に接続され、
その他方には発振器OSCからのクロツク信号が
入力している。アンド回路Ａ３の出力は基準クロ
ツク信号CLKとしてアンド回路Ａ１に入力して
いる。アンド回路Ａ１には更にクロツクゲート信
号CLKGが入力している。なお、信号RSTはリ
セツト信号であり、レジスタ・FF１，FF２のリ
セツト端子Ｒに入力している。またCLK１はFF
１，FF２に対するクロツク信号である。FF２の
Ｑ端子からはアラーム信号ALRMが送出する。
次ぎに、この回路の動作を第３図のタイムチヤ
ートに沿つて簡単に説明する。なお、第３図の信
号名称は第２図における信号名称と一致してい
る。発振器OSCからはａに示すようにノンスト
ツプクロツク信号NCLKが送出され、インヒビ
ツト信号STが論理１なので信号NCLKと同相の
基準クロツク信号CLKはアンドＡ１に入力して
いる。クロツクインヒビツト信号CLKIおよびク
ロツクゲート信号CLKGは論理１なので基準クロ
ツク信号CLKと同相のセツトクロツク信号CLKS
はアンド回路Ａ１を介してデータレジスタREG
１の端子Ｃに入力する。したがつて、あるセツト
クロツク信号CLKSによつて９ビツトのデータは
レジスタにセツトされる。このデータがチエツク
回路PCによつてチエツクされて、エラーが検出
されると回路PCはエラー検出信号ERD１を論理
１とする。これによつてFF１はセツトされエラ
ー状態が保持される。FF１のセツトによつて端
子は論理０となるのでクロツクインヒビツト信
号CLKIはアンド回路Ａ１をゲートし、レジスタ
REG１に対するセツトクロツク信号CLKSの入力
は阻止される。したがつてエラーが検出されたデ
ータはレジスタに保持されたままとなる。一方、
Ｑ端子出力であるエラー信号ERは論理１となる
のでFF２もセツトされ、その結果インヒビツト
信号STは論理０となるのでノンストツプクロツ
ク信号NCLKはアンド回路Ａ３によつて阻止さ
れ、基準クロツク信号CLKの送出は停止される。
ートに沿つて簡単に説明する。なお、第３図の信
号名称は第２図における信号名称と一致してい
る。発振器OSCからはａに示すようにノンスト
ツプクロツク信号NCLKが送出され、インヒビ
ツト信号STが論理１なので信号NCLKと同相の
基準クロツク信号CLKはアンドＡ１に入力して
いる。クロツクインヒビツト信号CLKIおよびク
ロツクゲート信号CLKGは論理１なので基準クロ
ツク信号CLKと同相のセツトクロツク信号CLKS
はアンド回路Ａ１を介してデータレジスタREG
１の端子Ｃに入力する。したがつて、あるセツト
クロツク信号CLKSによつて９ビツトのデータは
レジスタにセツトされる。このデータがチエツク
回路PCによつてチエツクされて、エラーが検出
されると回路PCはエラー検出信号ERD１を論理
１とする。これによつてFF１はセツトされエラ
ー状態が保持される。FF１のセツトによつて端
子は論理０となるのでクロツクインヒビツト信
号CLKIはアンド回路Ａ１をゲートし、レジスタ
REG１に対するセツトクロツク信号CLKSの入力
は阻止される。したがつてエラーが検出されたデ
ータはレジスタに保持されたままとなる。一方、
Ｑ端子出力であるエラー信号ERは論理１となる
のでFF２もセツトされ、その結果インヒビツト
信号STは論理０となるのでノンストツプクロツ
ク信号NCLKはアンド回路Ａ３によつて阻止さ
れ、基準クロツク信号CLKの送出は停止される。
(g) 発明の効果
以上のように、本発明によればデータにエラー
が生じた時点でデータレジスタに対するセツトク
ロツク信号CLKSの入力を阻止したものであり、
この結果エラーが生じたデータはそのレジスタに
保持される。したがつてエラーの要因を調査する
上で都合がよい。
が生じた時点でデータレジスタに対するセツトク
ロツク信号CLKSの入力を阻止したものであり、
この結果エラーが生じたデータはそのレジスタに
保持される。したがつてエラーの要因を調査する
上で都合がよい。
第１図はエラー処理回路の概略を示すブロツク
図、第２図は第１図の詳細を示すエラー処理回
路、第３図は第２図における主要な信号のタイム
チヤートである。 図中、１はデータバツフア、２はデータチエツ
ク部、３は発振器、４はエラー状態部、Ｇ１は第
１のゲート、Ｇ２は第２のゲート、REG１は９
ビツトのレジスタ、PCはパリテイチエツク回路、
FF１，FF２はフリツプフロツプ回路、Ａ１〜Ａ
３はアンド回路、OR１はオア回路、OSCは発振
器を示す。
図、第２図は第１図の詳細を示すエラー処理回
路、第３図は第２図における主要な信号のタイム
チヤートである。 図中、１はデータバツフア、２はデータチエツ
ク部、３は発振器、４はエラー状態部、Ｇ１は第
１のゲート、Ｇ２は第２のゲート、REG１は９
ビツトのレジスタ、PCはパリテイチエツク回路、
FF１，FF２はフリツプフロツプ回路、Ａ１〜Ａ
３はアンド回路、OR１はオア回路、OSCは発振
器を示す。
Claims (1)
- １ 入力したデータを記憶する記憶手段、記憶手
段に記憶されたデータをチエツクするデータチエ
ツク手段、前記記憶手段に対してデータの記憶タ
イミングを制御するクロツク信号を送出する発振
部、前記データチエツク手段によつてデータエラ
ーが発生した時その状態を記憶保持するエラー状
態保持部、該保持部の出力により前記発振部にお
けるクロツク信号の送出を阻止する第１のゲート
手段、前記データエラーが発生した時前記記憶手
段に対するクロツク信号の入力を阻止する第２の
ゲート手段を備えたことを特徴とするエラー処理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116712A JPS607542A (ja) | 1983-06-27 | 1983-06-27 | エラ−処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116712A JPS607542A (ja) | 1983-06-27 | 1983-06-27 | エラ−処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607542A JPS607542A (ja) | 1985-01-16 |
| JPS6318223B2 true JPS6318223B2 (ja) | 1988-04-18 |
Family
ID=14693942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58116712A Granted JPS607542A (ja) | 1983-06-27 | 1983-06-27 | エラ−処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607542A (ja) |
-
1983
- 1983-06-27 JP JP58116712A patent/JPS607542A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607542A (ja) | 1985-01-16 |
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