JPS6318677A - ３−５族半導体装置 - Google Patents
３−５族半導体装置Info
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- JPS6318677A JPS6318677A JP16304386A JP16304386A JPS6318677A JP S6318677 A JPS6318677 A JP S6318677A JP 16304386 A JP16304386 A JP 16304386A JP 16304386 A JP16304386 A JP 16304386A JP S6318677 A JPS6318677 A JP S6318677A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、イオン注入法を用いたＩＩＩ −Ｖ族半導体
装置に関する。
装置に関する。
（従来技術とその問題点）
近年、半導体集積回路の高速化を目的として、ガリウム
砒素ｃ以下ＧａＡｓと記す）半導体を動作層に用いるＧ
ａＡｓ集積回路の開発が活発に進められている。ＧａＡ
ｓ集積回路の基本素子としては電界効果トランジスタが
一般に用いられているが、かかる素−子の動作層の形成
方法として均一性、制御性および量産性の見地からイオ
ン注入法が広く用いられている。
砒素ｃ以下ＧａＡｓと記す）半導体を動作層に用いるＧ
ａＡｓ集積回路の開発が活発に進められている。ＧａＡ
ｓ集積回路の基本素子としては電界効果トランジスタが
一般に用いられているが、かかる素−子の動作層の形成
方法として均一性、制御性および量産性の見地からイオ
ン注入法が広く用いられている。
ＧａＡｓ集積回路において回路の高速化を図るためには
、基本素子である電界効果トランジスタの相互コンダク
タンス（ｇｍ）を大きくすることが不可欠である。高い
ｇｍを得るためには、電界効果トランジスタのゲート長
を短くすればよいが、ゲート長をｌｐｍより短くすると
短チヤネル効果の影響により、電界効果トランジスタの
しきい値電圧が負側に変化する。短チヤネル効果は電界
効果トランジスタのしきい値電圧の制御性、均一性を悪
化させるばかりでなく、高いｇｍをもつエンハンスメン
ト型電界効果トランジスタの実現を困難にする原因とな
っている。
、基本素子である電界効果トランジスタの相互コンダク
タンス（ｇｍ）を大きくすることが不可欠である。高い
ｇｍを得るためには、電界効果トランジスタのゲート長
を短くすればよいが、ゲート長をｌｐｍより短くすると
短チヤネル効果の影響により、電界効果トランジスタの
しきい値電圧が負側に変化する。短チヤネル効果は電界
効果トランジスタのしきい値電圧の制御性、均一性を悪
化させるばかりでなく、高いｇｍをもつエンハンスメン
ト型電界効果トランジスタの実現を困難にする原因とな
っている。
短チヤネル効果を起こす原因としては、ソース・ドレイ
ン各ｎ＋コンタクト層間を空間電荷制限電流として流れ
る基板電流の影響が指摘されており、この基板電流はｎ
型動作層下にｐ壁埋込み層を設けることにより低減でき
ることが報告されている（例えば、山崎（Ｋ、Ｙａｍａ
ｓａｋｉ）他、エレクトロニクス・しターズ（Ｅｌｅｃ
ｔｒｏｎｉｃｓ Ｌｅｔｔ、）２０巻、１０２９ページ
１９８４年）。第５図は、Ｓｉイオン注入を用いて形成
したｎ型動作層の下に、Ｂｅイオン主人を用いてｐ型埋
込層を形成したときのＳｉおよびＢｅ各原子の濃度分布
を示したものである。この方法では、Ｓｉイオン注入さ
れたｎ型動作層の中にもかなりな量のＢｅが導入される
ことになる。ｎ型動作層中のＢｅは、動作層の電子濃度
の低下や電子移動度の低下の原因となり、このため、Ｓ
ｉイオンとＢｅイオンの共注入法により作製した電界効
果トランジスタでは、高いｇｍが実現できない欠点があ
った。
ン各ｎ＋コンタクト層間を空間電荷制限電流として流れ
る基板電流の影響が指摘されており、この基板電流はｎ
型動作層下にｐ壁埋込み層を設けることにより低減でき
ることが報告されている（例えば、山崎（Ｋ、Ｙａｍａ
ｓａｋｉ）他、エレクトロニクス・しターズ（Ｅｌｅｃ
ｔｒｏｎｉｃｓ Ｌｅｔｔ、）２０巻、１０２９ページ
１９８４年）。第５図は、Ｓｉイオン注入を用いて形成
したｎ型動作層の下に、Ｂｅイオン主人を用いてｐ型埋
込層を形成したときのＳｉおよびＢｅ各原子の濃度分布
を示したものである。この方法では、Ｓｉイオン注入さ
れたｎ型動作層の中にもかなりな量のＢｅが導入される
ことになる。ｎ型動作層中のＢｅは、動作層の電子濃度
の低下や電子移動度の低下の原因となり、このため、Ｓ
ｉイオンとＢｅイオンの共注入法により作製した電界効
果トランジスタでは、高いｇｍが実現できない欠点があ
った。
本発明の目的は、短チヤネル効果が低減でき、しかも高
いｇｍが実現できるｎｒ −ｖ族半導体装置を提供する
ことにある。
いｇｍが実現できるｎｒ −ｖ族半導体装置を提供する
ことにある。
（問題点を解決するための手段）
本発明によれば、ＩＩＩ −Ｖ族半導体装置のｎ型動作
領域において、前記ｎ型動作領域の厚さ以上の注入分布
深さを有する弗素イオン注入領域を有してなることを特
徴とするＴｌｌ −Ｖ族半導体装置が得られる。
領域において、前記ｎ型動作領域の厚さ以上の注入分布
深さを有する弗素イオン注入領域を有してなることを特
徴とするＴｌｌ −Ｖ族半導体装置が得られる。
（作用）
本発明は、半絶縁性ＧａＡｓ基板にイオン１主大したｎ
型不純物の活性化率ならびに移動度が、ｎ型不純物と共
に弗素（Ｆ）をイオン注入することにより改善され、し
かも弗素イオンの注入分布深さがｎ型動作層の厚さより
大きい場合には、電界効果トランジスタのしきい値電圧
のゲート長依存性が低減できるという実験事実に基づく
ものである。
型不純物の活性化率ならびに移動度が、ｎ型不純物と共
に弗素（Ｆ）をイオン注入することにより改善され、し
かも弗素イオンの注入分布深さがｎ型動作層の厚さより
大きい場合には、電界効果トランジスタのしきい値電圧
のゲート長依存性が低減できるという実験事実に基づく
ものである。
（実施例）
第１図は、本発明による半導体装置の断面構造図である
。半絶縁性ＧａＡｓ基板１にｎ型動作層１１およびｎ＋
コンタクト層９が形成されており、該ｎ型動作層領域に
重なる状態でｎ型動作層１１の厚さより深い注入分布を
有する弗素イオン注入領域１２が形成されている。第２
図に、ｎ型動作層１１および弗素イオン注入領域１２に
おける各不純物の深さ方向分布を示す。例として、ｎ型
動作層１１の形成法としては、Ｓｉイオン注入を用いた
場合について示した。半絶縁性ＧａＡｓ基板１にイオン
注入されたＳｉイオンの活性化率および移動度は、Ｓｉ
イオンと同時にＦイオンを共注入することにより、Ｓｉ
イオン単独注入の場合に比べて大きくすることができる
。−例として、２８３ｉイオンを５０ｋｅＶでＩ Ｘ
１０’ｃｍ−２半絶縁性ＧａＡｓ基板に室温注入し、さ
らに１９Ｆイオンを４０ｋｅＶで２ Ｘ １０１３ｃｍ
−２同じく室温注入した後に８００°Ｃｌ２Ｏ分のアニ
ールを行ったときの活性化率と移動度は、それぞれ４５
％。
。半絶縁性ＧａＡｓ基板１にｎ型動作層１１およびｎ＋
コンタクト層９が形成されており、該ｎ型動作層領域に
重なる状態でｎ型動作層１１の厚さより深い注入分布を
有する弗素イオン注入領域１２が形成されている。第２
図に、ｎ型動作層１１および弗素イオン注入領域１２に
おける各不純物の深さ方向分布を示す。例として、ｎ型
動作層１１の形成法としては、Ｓｉイオン注入を用いた
場合について示した。半絶縁性ＧａＡｓ基板１にイオン
注入されたＳｉイオンの活性化率および移動度は、Ｓｉ
イオンと同時にＦイオンを共注入することにより、Ｓｉ
イオン単独注入の場合に比べて大きくすることができる
。−例として、２８３ｉイオンを５０ｋｅＶでＩ Ｘ
１０’ｃｍ−２半絶縁性ＧａＡｓ基板に室温注入し、さ
らに１９Ｆイオンを４０ｋｅＶで２ Ｘ １０１３ｃｍ
−２同じく室温注入した後に８００°Ｃｌ２Ｏ分のアニ
ールを行ったときの活性化率と移動度は、それぞれ４５
％。
３０００ｃｍ２Ａ’−５ｅｃであった。これらの値はＦ
イオン注入を行わなかった場合のＳｉイオンの活性化率
と移動度（それぞれ３５％、２８００ｃｍ２／Ｖ−ｓｅ
ｃ）に比べて良好な値を示している。
イオン注入を行わなかった場合のＳｉイオンの活性化率
と移動度（それぞれ３５％、２８００ｃｍ２／Ｖ−ｓｅ
ｃ）に比べて良好な値を示している。
第３図（ａ）〜（ｇ）は、本発明によるＩＩＩ −Ｖ族
半導体装置を製造する場合について、製造工程順に半導
体装置の断面構造図を示したものである。まず、半絶縁
性ＧａＡｓ基板１」二にホトレジスト２を用いてデバイ
ス形成領域のみを選択的に窓開けし、その後Ｓｉイオン
３を１０ｋｅＶでＩ Ｘ １０１３ｃｍ−２、またＦイ
オン４を１０ｋｅＶで２×１０１３ｃｍ−２、それぞれ
全面注入してｎ型動作層５を形成する（第３図（ａ）、
（ｂ））。イオン注入後、ホトレジスト２を除去し、ア
ニール保護膜６としてＣＶＤＳｉ３Ｎ４膜を５０ｎｍ被
着する。動作層５のアニールは電気炉を用いて、水素雰
囲気中で８００°Ｃｌ２Ｏ分間行う（第３図（Ｃ））。
半導体装置を製造する場合について、製造工程順に半導
体装置の断面構造図を示したものである。まず、半絶縁
性ＧａＡｓ基板１」二にホトレジスト２を用いてデバイ
ス形成領域のみを選択的に窓開けし、その後Ｓｉイオン
３を１０ｋｅＶでＩ Ｘ １０１３ｃｍ−２、またＦイ
オン４を１０ｋｅＶで２×１０１３ｃｍ−２、それぞれ
全面注入してｎ型動作層５を形成する（第３図（ａ）、
（ｂ））。イオン注入後、ホトレジスト２を除去し、ア
ニール保護膜６としてＣＶＤＳｉ３Ｎ４膜を５０ｎｍ被
着する。動作層５のアニールは電気炉を用いて、水素雰
囲気中で８００°Ｃｌ２Ｏ分間行う（第３図（Ｃ））。
その後、アニール保護膜を除去し、ゲート金属としてＷ
Ｓｉｘを５００ｎｍスパッタ蒸着する。ＳＦ６ガスによ
るドライエツチングにより、０．５．１．０，１．５，
２．０ｐｍの各ゲート長をもつゲート電極７を形成した
後（第３図（ｄ））、ソースおよびドレイン領域のため
のｎ中層としてＳｉイオン８を１００ｋｅＶで１×１０
１３ｃｍ−２注入してｎ＋コンタクト層９を形成する（
第３図（ｅ））。ｎ中層のアニールは８００°Ｃ１１０
分間同じ＜ Ｓｉ３Ｎ４アニール保護膜６を用いて行う
（第３図（ｆ））。
Ｓｉｘを５００ｎｍスパッタ蒸着する。ＳＦ６ガスによ
るドライエツチングにより、０．５．１．０，１．５，
２．０ｐｍの各ゲート長をもつゲート電極７を形成した
後（第３図（ｄ））、ソースおよびドレイン領域のため
のｎ中層としてＳｉイオン８を１００ｋｅＶで１×１０
１３ｃｍ−２注入してｎ＋コンタクト層９を形成する（
第３図（ｅ））。ｎ中層のアニールは８００°Ｃ１１０
分間同じ＜ Ｓｉ３Ｎ４アニール保護膜６を用いて行う
（第３図（ｆ））。
次に、ソースおよびドレイン用オーミック電極１０とし
てＡｕＧｅ−Ｎｉを真空蒸着し、４２０°Ｃのアロイン
グ工程の後、パッド電極としてＴｉ−Ａｕを前記ＡｕＧ
ｅ−Ｎｉ上に蒸着して電界効果トランジスタが完成する
（第３図（ｇ））。
てＡｕＧｅ−Ｎｉを真空蒸着し、４２０°Ｃのアロイン
グ工程の後、パッド電極としてＴｉ−Ａｕを前記ＡｕＧ
ｅ−Ｎｉ上に蒸着して電界効果トランジスタが完成する
（第３図（ｇ））。
本発明により得られた電界効果トランジスタのしきい値
電圧は、ゲート長０．５ｐｍの素子で−０，０５Ｖであ
り、ｇｍの平均値は４８０ｍ５／ｍｍ、 最大値として
は６０ｍ５／ｍｍを越える高い値が得られた。Ｆイオン
注入を行わずに作製した同様の素子では、しきい値電圧
−〇、２０Ｖで平均ｇｍは３８０ｍ５／ｍｍであり、Ｆ
イオン注入を行うことにより平均ｇｍが２０〜３０％改
善できることが実証された。
電圧は、ゲート長０．５ｐｍの素子で−０，０５Ｖであ
り、ｇｍの平均値は４８０ｍ５／ｍｍ、 最大値として
は６０ｍ５／ｍｍを越える高い値が得られた。Ｆイオン
注入を行わずに作製した同様の素子では、しきい値電圧
−〇、２０Ｖで平均ｇｍは３８０ｍ５／ｍｍであり、Ｆ
イオン注入を行うことにより平均ｇｍが２０〜３０％改
善できることが実証された。
また、本発明を用いた電界効果トランジスタでは、短チ
ヤネル効果も大幅に低減されている。第４図は、しきい
値電圧のゲート長依存性を示したものである。Ｓｉイオ
ンとＦイオンの共浬入により作製した本発明による電界
効果トランジスタでは、ゲート長の短縮に伴うしきい値
電圧の変化が０．１Ｖ以下に抑えられているのに対し、
Ｆイオン注入を行わなかった素子では、０．３■に及ぶ
しきい値電圧の変化が生じており、本発明が、短チヤネ
ル効果の低減の観点からも有用であることが実証された
。
ヤネル効果も大幅に低減されている。第４図は、しきい
値電圧のゲート長依存性を示したものである。Ｓｉイオ
ンとＦイオンの共浬入により作製した本発明による電界
効果トランジスタでは、ゲート長の短縮に伴うしきい値
電圧の変化が０．１Ｖ以下に抑えられているのに対し、
Ｆイオン注入を行わなかった素子では、０．３■に及ぶ
しきい値電圧の変化が生じており、本発明が、短チヤネ
ル効果の低減の観点からも有用であることが実証された
。
本実施例では、ＳｉイオンとＦイオンの導入方法として
、それぞれ独立のイオン？主人工程を用いたが、イオン
種としてＳｉＦ”、ＳｉＦ２＋、５ｉＦ３＋などの分子
状イオンを用いれば、１回のイオン注入工程によっても
本発明の効果を実現することが可能となる。また、Ｓｉ
イオンおよびＦイオンの各注入エネルギや注入ドース量
については、Ｆイオンの方がＳｉイオンより深い注入イ
オン分布を与える限り、本実施例で用いた数値以外の条
件を用いても本発明の効果が同様に得られることは言う
までもない。
、それぞれ独立のイオン？主人工程を用いたが、イオン
種としてＳｉＦ”、ＳｉＦ２＋、５ｉＦ３＋などの分子
状イオンを用いれば、１回のイオン注入工程によっても
本発明の効果を実現することが可能となる。また、Ｓｉ
イオンおよびＦイオンの各注入エネルギや注入ドース量
については、Ｆイオンの方がＳｉイオンより深い注入イ
オン分布を与える限り、本実施例で用いた数値以外の条
件を用いても本発明の効果が同様に得られることは言う
までもない。
（発明の効果）
本発明の方法を用いることにより、高ｇ。で短チヤネル
効果の影響が少ないＩＩＩ −Ｖ族半導体装置が実現で
きる。特に、短チヤネル効果の低減により、エンハンス
メント型ＩＩＩ −Ｖ族半導体装置においても、５００
ｍ５／ｍｍ程度の高いｇｍを制御性良く実現することが
可能となる。
効果の影響が少ないＩＩＩ −Ｖ族半導体装置が実現で
きる。特に、短チヤネル効果の低減により、エンハンス
メント型ＩＩＩ −Ｖ族半導体装置においても、５００
ｍ５／ｍｍ程度の高いｇｍを制御性良く実現することが
可能となる。
なお、本発明によるＩｎ −Ｖ族半導体装置のｎ型動作
層には従来その影響が明らかにされていないＦ原子が多
量に含まれており、Ｆ原子の存在によるデバイス特性へ
の悪影響が懸念されるが、作製したＦ原子を動作層に含
む電界効果トランジスタのＤＣ特性にみられる光応答や
ヒステリシスの程度は、従来法で作製したものと比較し
て有意な差はなく、Ｆ原子の導入がデバイス特性に悪い
影響を与えることはないことが確認されている。
層には従来その影響が明らかにされていないＦ原子が多
量に含まれており、Ｆ原子の存在によるデバイス特性へ
の悪影響が懸念されるが、作製したＦ原子を動作層に含
む電界効果トランジスタのＤＣ特性にみられる光応答や
ヒステリシスの程度は、従来法で作製したものと比較し
て有意な差はなく、Ｆ原子の導入がデバイス特性に悪い
影響を与えることはないことが確認されている。
第１図は、本発明の詳細な説明するための断面構造図、
第２図は、本発明の詳細な説明するための図、第３図（
ａ）〜（ｇ）は本発明の一実施例を工程順に示す断面図
、第４図は本発明の効果を示す図、第５図は従来の方法
による注入イオン濃度分布の例を示す図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ホトレジスト
、３・・・Ｓｉイオン、 ４・・・Ｆイオン、５
・・・ｎ型動作層、 ６・・・アニール保護膜、７
・・・ゲート電極、 ８・・・Ｓｉイオン、９・・
・ｎ＋コンタクト層、１０・・、オーミック電極、第１
図 ｈ 牛七株証しａハ５
会叡第２図 ０ ０．２ ０．４ 深 さ （ｐｍ） 第３図 第３図 只 第４図 ０．１ ０．５ １ ２３ゲート長
（、Ｌｍ）
第２図は、本発明の詳細な説明するための図、第３図（
ａ）〜（ｇ）は本発明の一実施例を工程順に示す断面図
、第４図は本発明の効果を示す図、第５図は従来の方法
による注入イオン濃度分布の例を示す図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ホトレジスト
、３・・・Ｓｉイオン、 ４・・・Ｆイオン、５
・・・ｎ型動作層、 ６・・・アニール保護膜、７
・・・ゲート電極、 ８・・・Ｓｉイオン、９・・
・ｎ＋コンタクト層、１０・・、オーミック電極、第１
図 ｈ 牛七株証しａハ５
会叡第２図 ０ ０．２ ０．４ 深 さ （ｐｍ） 第３図 第３図 只 第４図 ０．１ ０．５ １ ２３ゲート長
（、Ｌｍ）
Claims (1)
- III−Ｖ族半導体装置のｎ型動作領域において、前記ｎ
型動作領域の厚さ以上の注入分布深さを有する弗素イオ
ン注入領域を有してなることを特徴とするIII−Ｖ族半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304386A JPS6318677A (ja) | 1986-07-11 | 1986-07-11 | ３−５族半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304386A JPS6318677A (ja) | 1986-07-11 | 1986-07-11 | ３−５族半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318677A true JPS6318677A (ja) | 1988-01-26 |
Family
ID=15766097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16304386A Pending JPS6318677A (ja) | 1986-07-11 | 1986-07-11 | ３−５族半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007062589A1 (en) * | 2005-11-29 | 2007-06-07 | The Hong Kong University Of Science And Technology | MONOLITHIC INTEGRATION OF ENHANCEMENT- AND DEPLETION-MODE AlGaN/GaN HFETS |
-
1986
- 1986-07-11 JP JP16304386A patent/JPS6318677A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007062589A1 (en) * | 2005-11-29 | 2007-06-07 | The Hong Kong University Of Science And Technology | MONOLITHIC INTEGRATION OF ENHANCEMENT- AND DEPLETION-MODE AlGaN/GaN HFETS |
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