JPS6319095B2 - - Google Patents
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- Publication number
- JPS6319095B2 JPS6319095B2 JP56153893A JP15389381A JPS6319095B2 JP S6319095 B2 JPS6319095 B2 JP S6319095B2 JP 56153893 A JP56153893 A JP 56153893A JP 15389381 A JP15389381 A JP 15389381A JP S6319095 B2 JPS6319095 B2 JP S6319095B2
- Authority
- JP
- Japan
- Prior art keywords
- phase difference
- phase
- circuit
- signal
- vco
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は発振回路、特に位相同期形高安定発振
回路に関する。
回路に関する。
周波数1の基準信号を用いて、これに位相同期
した高安定な周波数2の発振出力を得るというこ
とはしばしば行なわれる。そしてこの種の用途に
供するのが本発明で言及する位相同期形の高安定
な発振回路である。この発振回路は、後述するよ
うに電圧制御形発振器（VCO）を含んでフエー
ズロツクループ（PLL）を形成するものである
が、不都合な問題を伴うことがしばしばある。こ
の不都合な問題とは位相同期引込みに異常に長い
時間、例えば約１時間、を要することである。こ
のような問題を生じた理由は高安定な前記VCO
を用いたからに他ならない。なぜなら、高安定な
VCO程、制御入力電圧（Ｖ）対発振出力周波数
（）の関係が穏やかであるからである。つまり、
制御入力電圧（Ｖ）を大きく変化させても発振出
力周波数の方がそれ程大きく変化してくれないの
である。それなら前記（Ｖ）対（）の関係が鋭
敏なVCOを利用することにより前述した問題が
解決される、という考え方が成り立つ。ところ
が、このような（Ｖ）対（）の鋭敏なVCOは
逆に安定度の悪いVCOであるのが一般的であり、
本発明が意図している高安定発振回路を構成する
ためのVCOとしては不適当である。
した高安定な周波数2の発振出力を得るというこ
とはしばしば行なわれる。そしてこの種の用途に
供するのが本発明で言及する位相同期形の高安定
な発振回路である。この発振回路は、後述するよ
うに電圧制御形発振器（VCO）を含んでフエー
ズロツクループ（PLL）を形成するものである
が、不都合な問題を伴うことがしばしばある。こ
の不都合な問題とは位相同期引込みに異常に長い
時間、例えば約１時間、を要することである。こ
のような問題を生じた理由は高安定な前記VCO
を用いたからに他ならない。なぜなら、高安定な
VCO程、制御入力電圧（Ｖ）対発振出力周波数
（）の関係が穏やかであるからである。つまり、
制御入力電圧（Ｖ）を大きく変化させても発振出
力周波数の方がそれ程大きく変化してくれないの
である。それなら前記（Ｖ）対（）の関係が鋭
敏なVCOを利用することにより前述した問題が
解決される、という考え方が成り立つ。ところ
が、このような（Ｖ）対（）の鋭敏なVCOは
逆に安定度の悪いVCOであるのが一般的であり、
本発明が意図している高安定発振回路を構成する
ためのVCOとしては不適当である。
従つて本発明の目的は、高安定なVCOを用い
ながら、位相同期引込み時間は従来より大幅に短
縮可能な位相同期形で高安定な発振回路を提案す
ることである。
ながら、位相同期引込み時間は従来より大幅に短
縮可能な位相同期形で高安定な発振回路を提案す
ることである。
上記目的に従い本発明は、位相同期引込み状態
に至るまでフエーズロツクループ内に強制的に大
きな位相外れ状態を生じさせるようにしたことを
特徴とするものである。
に至るまでフエーズロツクループ内に強制的に大
きな位相外れ状態を生じさせるようにしたことを
特徴とするものである。
第１図は一般的な位相同期形且つ高安定な発振
回路の構成を示すブロツク図である。本図におい
て、V1は基準信号であり、周波数1の高安定な
基準発振信号である。V2が求める信号であり、
基準信号V1に位相同期した周波数2の発振出力
信号である。この発振出力信号V2を送出するの
は、電圧制御形発振器（VCO）１４である。
VCO（Voltage Controlled Oscillator）１４は低
域ろ波フイルタ（LPF）１３を介して位相差検
出器１２からの出力信号を受信し、これをもつて
電圧制御入力とする。この電圧制御入力は、信号
V1と信号V2の間の位相差に比例した入力であ
り、該位相差に比例したレベルの電圧（Ｖ）で
VCO１４の発振出力周波数（）を変化させる。
この位相差は前記位相差検出器（PD：Phase
Detector）１２によつて検出される。このため
に該位相差検出器１２は、第１分周器（分周比
n1）１１を通した基準信号V1と、第２分周器
（分周比n2）１５を通した発振出力信号V2を入
力とし、両者の位相差を検出する。この位相差が
零に収れんしたところで、信号V2は信号V1に
位相同期したことになる。ここに、いわゆるフエ
ーズロツクループ（PLL）が形成される。
回路の構成を示すブロツク図である。本図におい
て、V1は基準信号であり、周波数1の高安定な
基準発振信号である。V2が求める信号であり、
基準信号V1に位相同期した周波数2の発振出力
信号である。この発振出力信号V2を送出するの
は、電圧制御形発振器（VCO）１４である。
VCO（Voltage Controlled Oscillator）１４は低
域ろ波フイルタ（LPF）１３を介して位相差検
出器１２からの出力信号を受信し、これをもつて
電圧制御入力とする。この電圧制御入力は、信号
V1と信号V2の間の位相差に比例した入力であ
り、該位相差に比例したレベルの電圧（Ｖ）で
VCO１４の発振出力周波数（）を変化させる。
この位相差は前記位相差検出器（PD：Phase
Detector）１２によつて検出される。このため
に該位相差検出器１２は、第１分周器（分周比
n1）１１を通した基準信号V1と、第２分周器
（分周比n2）１５を通した発振出力信号V2を入
力とし、両者の位相差を検出する。この位相差が
零に収れんしたところで、信号V2は信号V1に
位相同期したことになる。ここに、いわゆるフエ
ーズロツクループ（PLL）が形成される。
ところで、既述したように、VCO１４として
非常に高安定なVCOを用いると前記の電圧（Ｖ）
対周波数（）の関係は非常に穏やかとなり位相
差がかなり大きいにも拘らず発振出力周波数はそ
れ程大きくは変化してくれない。この結果、位相
同期引込みに異常に長い時間を要するということ
がしばしば生ずる。一般に位相同期引込み時間Ｔ
は Ｔ＝Ｋ／Gυ（Vs−Vo）／Ｎ で表わすことができる。ただし、Ｎ：第２分周器
の分周比（n2），Ｋ：位相差検出器１２における
信号入力時の２入力の位相差（rad），G〓：VCO
１４の利得（rad／sec・Ｖ），Vs：入力信号断時
のVCO１４の入力電圧（Ｖ），V0：同期時の
VCO１４の入力電圧（Ｖ）である。
非常に高安定なVCOを用いると前記の電圧（Ｖ）
対周波数（）の関係は非常に穏やかとなり位相
差がかなり大きいにも拘らず発振出力周波数はそ
れ程大きくは変化してくれない。この結果、位相
同期引込みに異常に長い時間を要するということ
がしばしば生ずる。一般に位相同期引込み時間Ｔ
は Ｔ＝Ｋ／Gυ（Vs−Vo）／Ｎ で表わすことができる。ただし、Ｎ：第２分周器
の分周比（n2），Ｋ：位相差検出器１２における
信号入力時の２入力の位相差（rad），G〓：VCO
１４の利得（rad／sec・Ｖ），Vs：入力信号断時
のVCO１４の入力電圧（Ｖ），V0：同期時の
VCO１４の入力電圧（Ｖ）である。
例えば、中心周波数o＝3720kHz，可変特性
Δ＝0.075ppm／ＶのVCOを用いると、Ｎ＝
1000，Vs−V0＝1Vの場合の最大位相同期引込み
時間Ｔは、VCOの利得が G〓＝2π・Δ・o ＝0.075×10-6×2π×3720×103 ＝1.75rad／sec・Ｖ となることから、 Ｔ＝Ｋ／Gυ（Vs−Vo）／Ｎ＝2π／1.75×１／1000＝
3590.4sec つまり約59分50秒ということになる。このよう
な長時間を要したのでは非能率極りない。
Δ＝0.075ppm／ＶのVCOを用いると、Ｎ＝
1000，Vs−V0＝1Vの場合の最大位相同期引込み
時間Ｔは、VCOの利得が G〓＝2π・Δ・o ＝0.075×10-6×2π×3720×103 ＝1.75rad／sec・Ｖ となることから、 Ｔ＝Ｋ／Gυ（Vs−Vo）／Ｎ＝2π／1.75×１／1000＝
3590.4sec つまり約59分50秒ということになる。このよう
な長時間を要したのでは非能率極りない。
第２図は本発明に基づく位相同期形且つ高安定
な発振回路の構成を示すブロツク図であり、第３
図は第２図の回路の動作説明に用いる波形図であ
る。これら第２図および第３図を用いて以下本発
明の構成を説明する。ただし、第２図において、
第１図と同一の構成要素には同一の参照番号又は
記号を付して示す。従つて第２図中の２１，２２
―１，２２―２等のブロツクとそのまわりの結線
が新たに加わつたことになる。２１は位相差判定
回路であり、これに信号瞬断回路２２が付帯す
る。信号瞬断回路２２は基準信号V1を略周期的
に瞬断する回路であり、例えば矩形波発振器２２
―１（非駆動時は“Ｈ”出力を継続して出力する
ようにしてある）と、ANDゲート２２―２をも
つて構成することができる。位相差判定回路２１
は、、位相差検出器１２からの位相差が所定の範
囲（rad）に入つているか否かを判定する。所定
の範囲内にあれば、位相同期引込みがなされてお
り問題がない。ところが所定の範囲外だと判定さ
れたときは、直ちに強制同期引込みを実施しけれ
ばならない。このために、矩形波発振器２２―１
を起動する。この発振出力波形は第３図のｂ欄に
示され、これはさらにANDゲード２２―２の一
方の入力に印加される。するとANDゲート２２
―２は略周期的に開閉し、ａ欄の基準信号
（V1）をｃ欄の如く瞬断する。基準信号を瞬断
することにより、フエーズロツクループ（PLL）
内には強制的に大きな位相外れ状態が生ぜしめら
れる。これにより、PLLの状態は大きく変動せ
しめられる。例えば、当初位相差φであつたも
のが、瞬断t1，t2，t3c欄参照）が入る毎にφ″，
φ′の如く大きなステツプで小さくなり、急速に位
相差零に近づく。位相差が所定の範囲内に入れ
ば、判定回路２１は発振器２２―１を非駆動と
し、“Ｈ”出力がANDゲート２２―２に印加され
続ける。つまり第１図と等価な回路に戻る。な
お、第３図のｄ〜欄の各々における一対のパル
スは、基準信号V1と発振出力信号V2の位相関
係を図解的に表現するために描かれたものであ
り、例えば位相差検出器１２の２入力をそれぞれ
正弦波から矩形波に変換したのち、その立上りを
微分したパルスに相当する。
な発振回路の構成を示すブロツク図であり、第３
図は第２図の回路の動作説明に用いる波形図であ
る。これら第２図および第３図を用いて以下本発
明の構成を説明する。ただし、第２図において、
第１図と同一の構成要素には同一の参照番号又は
記号を付して示す。従つて第２図中の２１，２２
―１，２２―２等のブロツクとそのまわりの結線
が新たに加わつたことになる。２１は位相差判定
回路であり、これに信号瞬断回路２２が付帯す
る。信号瞬断回路２２は基準信号V1を略周期的
に瞬断する回路であり、例えば矩形波発振器２２
―１（非駆動時は“Ｈ”出力を継続して出力する
ようにしてある）と、ANDゲート２２―２をも
つて構成することができる。位相差判定回路２１
は、、位相差検出器１２からの位相差が所定の範
囲（rad）に入つているか否かを判定する。所定
の範囲内にあれば、位相同期引込みがなされてお
り問題がない。ところが所定の範囲外だと判定さ
れたときは、直ちに強制同期引込みを実施しけれ
ばならない。このために、矩形波発振器２２―１
を起動する。この発振出力波形は第３図のｂ欄に
示され、これはさらにANDゲード２２―２の一
方の入力に印加される。するとANDゲート２２
―２は略周期的に開閉し、ａ欄の基準信号
（V1）をｃ欄の如く瞬断する。基準信号を瞬断
することにより、フエーズロツクループ（PLL）
内には強制的に大きな位相外れ状態が生ぜしめら
れる。これにより、PLLの状態は大きく変動せ
しめられる。例えば、当初位相差φであつたも
のが、瞬断t1，t2，t3c欄参照）が入る毎にφ″，
φ′の如く大きなステツプで小さくなり、急速に位
相差零に近づく。位相差が所定の範囲内に入れ
ば、判定回路２１は発振器２２―１を非駆動と
し、“Ｈ”出力がANDゲート２２―２に印加され
続ける。つまり第１図と等価な回路に戻る。な
お、第３図のｄ〜欄の各々における一対のパル
スは、基準信号V1と発振出力信号V2の位相関
係を図解的に表現するために描かれたものであ
り、例えば位相差検出器１２の２入力をそれぞれ
正弦波から矩形波に変換したのち、その立上りを
微分したパルスに相当する。
又、第３図のｄ〜欄では位相差がφ→
φ″→φ′と徐々に小さくなる例を示したが、実際
には、全てがこのようにシーケンシヤルに変化す
るとは限らず、あくまでもランダムである。ラン
ダムでありながら、例えば１分も経過すれば、位
相差は所定の範囲に落ち込むであろうことは明ら
かである。つまり、強制的にフエーズロツクルー
プ（PLL）に擾乱を与えながら、所望の小さい
位相差が出現するタイミングを待つ。この擾乱
は、例えば10Hzの割合で与えられる。すなわち矩
形波発振器２２―１は例えば10Hzの発振器とす
る。このようにすれば、最適位相差の形成が迅速
になされ、従来の如く例えば約１時間というよう
な長時間を要することはあり得ない。
φ″→φ′と徐々に小さくなる例を示したが、実際
には、全てがこのようにシーケンシヤルに変化す
るとは限らず、あくまでもランダムである。ラン
ダムでありながら、例えば１分も経過すれば、位
相差は所定の範囲に落ち込むであろうことは明ら
かである。つまり、強制的にフエーズロツクルー
プ（PLL）に擾乱を与えながら、所望の小さい
位相差が出現するタイミングを待つ。この擾乱
は、例えば10Hzの割合で与えられる。すなわち矩
形波発振器２２―１は例えば10Hzの発振器とす
る。このようにすれば、最適位相差の形成が迅速
になされ、従来の如く例えば約１時間というよう
な長時間を要することはあり得ない。
以上説明したように本発明によれば、高安定で
ありながら位相同期引込み時間を大幅に短縮可能
な位相同期形発振回路が実現される。
ありながら位相同期引込み時間を大幅に短縮可能
な位相同期形発振回路が実現される。
第１図は一般的な位相同期形且つ高安定な発振
回路の構成を示すブロツク図、第２図は本発明に
基づく位相同期形且つ高安定な発振回路の構成を
示すブロツク図、第３図は第２図の回路の動作説
明に用いる波形図である。 １２……位相差検出器、１４……電圧制御形発
振器、２１……位相差判定回路、２２―１および
２２―２……基準信号瞬断回路、V1……基準信
号、V2……発振出力信号。
回路の構成を示すブロツク図、第２図は本発明に
基づく位相同期形且つ高安定な発振回路の構成を
示すブロツク図、第３図は第２図の回路の動作説
明に用いる波形図である。 １２……位相差検出器、１４……電圧制御形発
振器、２１……位相差判定回路、２２―１および
２２―２……基準信号瞬断回路、V1……基準信
号、V2……発振出力信号。
Claims (1)
- 【特許請求の範囲】 １ 基準信号と位相同期すべき発振出力信号を送
出する電圧制御形発振器と、前記基準信号と前記
発振出力信号との間の位相差を検出して前記電圧
制御形発振器の電圧制御入力とし且つ該電圧制御
形発振器と共にフエーズロツクループを形成する
位相差検出器とを有してなる位相同期形の発振回
路において、 前記位相差検出器からの位相差が所定の範囲を
超えたか否かを判定する位相差判定回路と、前記
位相差が前記所定の範囲内に入つたことが該位相
差判定回路によつて判定されるまで、前記基準信
号を略周期的に瞬断する信号瞬断回路とをさらに
付加したことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153893A JPS5856535A (ja) | 1981-09-30 | 1981-09-30 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153893A JPS5856535A (ja) | 1981-09-30 | 1981-09-30 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856535A JPS5856535A (ja) | 1983-04-04 |
| JPS6319095B2 true JPS6319095B2 (ja) | 1988-04-21 |
Family
ID=15572410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153893A Granted JPS5856535A (ja) | 1981-09-30 | 1981-09-30 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856535A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239121B1 (ko) * | 1996-09-06 | 2000-01-15 | 구자홍 | 영상표시기기의 돔스피커 시스템구조 |
| KR20210096199A (ko) * | 2019-12-26 | 2021-08-04 | 가부시키가이샤 아루박 | 성막 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411419A (en) * | 1987-07-03 | 1989-01-17 | Anritsu Corp | Frequency synthesizer |
| JPH02246620A (ja) * | 1989-03-20 | 1990-10-02 | Advantest Corp | 周波数変換器を含むフェイズロックループ回路 |
-
1981
- 1981-09-30 JP JP56153893A patent/JPS5856535A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239121B1 (ko) * | 1996-09-06 | 2000-01-15 | 구자홍 | 영상표시기기의 돔스피커 시스템구조 |
| KR20210096199A (ko) * | 2019-12-26 | 2021-08-04 | 가부시키가이샤 아루박 | 성막 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856535A (ja) | 1983-04-04 |
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