JPS5856535A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPS5856535A JPS5856535A JP56153893A JP15389381A JPS5856535A JP S5856535 A JPS5856535 A JP S5856535A JP 56153893 A JP56153893 A JP 56153893A JP 15389381 A JP15389381 A JP 15389381A JP S5856535 A JPS5856535 A JP S5856535A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- phase difference
- circuit
- signal
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
木兄８１１ＦＸ発振回路１％に位相同期形高安定発振回
路に関する。
路に関する。
ＭＩＩＩｉ数ｆｔの基準信号を用いて、これに位相同期
した高安定な周波数ｆａの発振出力ｔ″４るということ
にしばしば行なわれる・そしてこの檜の用途に供するの
が不発明で言及する位相周期形の高安定な発振回路であ
る。この発振回路は、後述するように電圧制御形見振器
ＣＶＣＯ）”を含んで７エーズロツクルーズ（ＰＬＬ）
を形成するものであるが。
した高安定な周波数ｆａの発振出力ｔ″４るということ
にしばしば行なわれる・そしてこの檜の用途に供するの
が不発明で言及する位相周期形の高安定な発振回路であ
る。この発振回路は、後述するように電圧制御形見振器
ＣＶＣＯ）”を含んで７エーズロツクルーズ（ＰＬＬ）
を形成するものであるが。
不都合な問題を伴うことがしばしばある。この不都合な
問題とに位相同期引込みに異常に長い時間。
問題とに位相同期引込みに異常に長い時間。
例えば約１時間、を賛することである。このような問題
を生じた理由ａ高安定な前記ＶＣＯを用いたからに他な
らない。なぜなら、高安定なＶＣＯ程、制御入力電圧Ｃ
Ｖ）対発振出力周波数（１）の関係が穏やかであるから
である。つまり、制御人力室８Ｅ（１’）′ｆｒ：大き
く変化させても発振出力周波数の方がそれ程大きく変化
してくれないのである。それなら前記（Ｖ）対（１）の
関係が鋭敏なりｃｏ を利用することに−より前述した
問題が解決される。という考え方が成り立つ。ところが
、こＯよ５な（Ｖ）対（ｆ）の鋭敏なＶＣＯは逆に安定
度の悪いＶＣＯであるのが一般的であり２本発明が意図
している高安定発振回路管構成する次めのＶＣＯとして
は不適当である。
を生じた理由ａ高安定な前記ＶＣＯを用いたからに他な
らない。なぜなら、高安定なＶＣＯ程、制御入力電圧Ｃ
Ｖ）対発振出力周波数（１）の関係が穏やかであるから
である。つまり、制御人力室８Ｅ（１’）′ｆｒ：大き
く変化させても発振出力周波数の方がそれ程大きく変化
してくれないのである。それなら前記（Ｖ）対（１）の
関係が鋭敏なりｃｏ を利用することに−より前述した
問題が解決される。という考え方が成り立つ。ところが
、こＯよ５な（Ｖ）対（ｆ）の鋭敏なＶＣＯは逆に安定
度の悪いＶＣＯであるのが一般的であり２本発明が意図
している高安定発振回路管構成する次めのＶＣＯとして
は不適当である。
従って本発明の目的は、高安定なりｃｏ ′Ｊｋ用いな
がら１位相同期引込み時間は従来より大幅に短縮可能な
位相同期形で高安定な発振（ロ）路を提案することであ
る。
がら１位相同期引込み時間は従来より大幅に短縮可能な
位相同期形で高安定な発振（ロ）路を提案することであ
る。
上記目的に従い本発明に１位相同期引込み状態に至るま
で７エーズロツクループ内に強制的に大きな位相外れ状
態を生じさせるようにしたことを特徴とするものである
。
で７エーズロツクループ内に強制的に大きな位相外れ状
態を生じさせるようにしたことを特徴とするものである
。
ｉ１図に一般的な位相同期形且つ高安定な発振回路の構
成を示すブロック図である。本図において、Ｖ、１は基
準信号であり２周波数ｊｔの高安定な基準発振信号であ
る。Ｖｆ＊が求める信号であり。
成を示すブロック図である。本図において、Ｖ、１は基
準信号であり２周波数ｊｔの高安定な基準発振信号であ
る。Ｖｆ＊が求める信号であり。
基準信号Ｖ、１に位相同期した周波数ｆｔの発振出力信
号である。この発振出力信号Ｖ、、を送出するのに、電
圧制御形見振器（ＶＣＯ）１４である。ＶＣＯ（Ｖｏｌ
ｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ ０ｓ６ｉｌｌａｔｏ
ｒ ） １４ｉ低域ろ波フイｋＪ（ＬＰＦ）１３ｆ介し
て位１差検Ｈｄ＠１２からの出力信号全受信し、これを
もって電圧制御入力とする。この電圧制御入力に、信号
Ｖ／１と信号Ｖｆ、の間の位相差に比例し念入カであり
、該位相差に比例し之レベルの電圧（Ｖ）でＶＣＯｌ４
の発振出力周波数Ｕ）を変化させる。この位相差は前記
位相差検出器（Ｐ Ｄ ： Ｐｈａｓｅ Ｄｅｔｅｃｔ
ｏｒ ） １２によって検出される。この恵めに該位相
差検出器１２ぼ、Ｍ１分＃器（分局比π１）Ｉｌｆ通し
次基準信号Ｖ、、ト、ｉｇ２分Ｗ６Ｗ（分［比３２）１
５’ｉ通Ｌ７を発振出力信号Ｖ□を入力とし１両者の位
相差を検出する。この位相差が零に収れんし念ところで
。
号である。この発振出力信号Ｖ、、を送出するのに、電
圧制御形見振器（ＶＣＯ）１４である。ＶＣＯ（Ｖｏｌ
ｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ ０ｓ６ｉｌｌａｔｏ
ｒ ） １４ｉ低域ろ波フイｋＪ（ＬＰＦ）１３ｆ介し
て位１差検Ｈｄ＠１２からの出力信号全受信し、これを
もって電圧制御入力とする。この電圧制御入力に、信号
Ｖ／１と信号Ｖｆ、の間の位相差に比例し念入カであり
、該位相差に比例し之レベルの電圧（Ｖ）でＶＣＯｌ４
の発振出力周波数Ｕ）を変化させる。この位相差は前記
位相差検出器（Ｐ Ｄ ： Ｐｈａｓｅ Ｄｅｔｅｃｔ
ｏｒ ） １２によって検出される。この恵めに該位相
差検出器１２ぼ、Ｍ１分＃器（分局比π１）Ｉｌｆ通し
次基準信号Ｖ、、ト、ｉｇ２分Ｗ６Ｗ（分［比３２）１
５’ｉ通Ｌ７を発振出力信号Ｖ□を入力とし１両者の位
相差を検出する。この位相差が零に収れんし念ところで
。
信号Ｖ／、に信号Ｖ、１に位相同期し念ことになる。
ココに、いわゆる７エーズロククループ（ＰＬＬ）が形
成される。
成される。
ところで、既述したように、ＶＣＯｌ４として非常に高
安定なりｃｏ −２用いると前記の電圧（Ｖ）対８波数
（ｆ）の関係に非常に穏やかとなり位相差がかな夛大き
いにも拘らず発振出力周波数ａそれ程大きくに変化して
くれない。この結果２位相同期引込みに異７＃に長い時
間ｔ−要するということがしばしば生ずる。一般に位相
同期引込み時間Ｔにで衣わ丁ことができる。ただし＃Ｎ
：第２分周器の分周比（ｎ ２ ） ＋ Ｋ ：位相差
検出器１２における信号入力時の２人力の位相差（ｒａ
ｄ ） ｅ Ｇｖ＊ ＶＣ’Ｏ１４の利得（ｒａｄ／ｓ
ｅｅ ｍＶ ） 、 Ｖ、 ： 入力信号断時のＶＣ
Ｏｌ ４の人力電ＥＥ （Ｖ） −Ｖｏ ：同期時のＶ
ＣＯｌ ４の入力電圧（Ｖ）である。
安定なりｃｏ −２用いると前記の電圧（Ｖ）対８波数
（ｆ）の関係に非常に穏やかとなり位相差がかな夛大き
いにも拘らず発振出力周波数ａそれ程大きくに変化して
くれない。この結果２位相同期引込みに異７＃に長い時
間ｔ−要するということがしばしば生ずる。一般に位相
同期引込み時間Ｔにで衣わ丁ことができる。ただし＃Ｎ
：第２分周器の分周比（ｎ ２ ） ＋ Ｋ ：位相差
検出器１２における信号入力時の２人力の位相差（ｒａ
ｄ ） ｅ Ｇｖ＊ ＶＣ’Ｏ１４の利得（ｒａｄ／ｓ
ｅｅ ｍＶ ） 、 Ｖ、 ： 入力信号断時のＶＣ
Ｏｌ ４の人力電ＥＥ （Ｖ） −Ｖｏ ：同期時のＶ
ＣＯｌ ４の入力電圧（Ｖ）である。
例えば、中心周波数ｆｎ＝３７２０ｋＨｓ、可変特性Ｉ
ｆ ＝ ０．０７５ ｐｐｍ／ Ｖ ＯＶＣＯｔ−用い
ると、Ｎ” １０００− Ｖａ −Ｖｅ” Ｉ Ｖの
場合の最大位相同期引込み時間Ｔは、ＶＣＯの利得が Ｇ −２１１−ノ／’ｆｎ”０−０７５ Ｘ １０
Ｘ ２πＸ３７２０ ｘ１０ν ＝ｅ １．７５ ｒａｄ ／ ａｇｅ ＊ Ｖとなるこ
とから。
ｆ ＝ ０．０７５ ｐｐｍ／ Ｖ ＯＶＣＯｔ−用い
ると、Ｎ” １０００− Ｖａ −Ｖｅ” Ｉ Ｖの
場合の最大位相同期引込み時間Ｔは、ＶＣＯの利得が Ｇ −２１１−ノ／’ｆｎ”０−０７５ Ｘ １０
Ｘ ２πＸ３７２０ ｘ１０ν ＝ｅ １．７５ ｒａｄ ／ ａｇｅ ＊ Ｖとなるこ
とから。
Ｎ １０００
つｔｐ約５９分５０秒ということになる。このよ５な長
時間を要し念のでに非能率極りない。
時間を要し念のでに非能率極りない。
第２図は本発明に基づく位相同期形且つ高安定な発振回
路の構成を示すブロック図であり、第３図は第２図の回
路の動作説明に用いる波形図である。これら第２図およ
び第３図金相いて以下本発明の構ＦｉＣを説明する。た
だし、第２図において。
路の構成を示すブロック図であり、第３図は第２図の回
路の動作説明に用いる波形図である。これら第２図およ
び第３図金相いて以下本発明の構ＦｉＣを説明する。た
だし、第２図において。
第１図と同一のａ成９素にに同一の参照番号又は記号を
付して示す。従って第２図中の２１．２２−１．２２−
２等のブロックとそのまわりの結縁が新九に加わったこ
とになる。２１は位相差判定回路であり、これに信号−
断回路（２２）が付帯する。信号瞬断回［２２に基準ｇ
！号Ｖ、１を略ＩＩＪ期的に瞬断する回路であり１例え
ば矩形波発振器２２−１ （非駆動時は″″Ｈ″Ｈ″出
力して出力するようにしである）と、 ＡＮＤゲー）
２２−２をもって構成することができる。位相差判定回
路２１は０位相差検出器１２力為らの位相差が所定の範
囲（ｒａｄ）に入っているか否かを判定する。所定の範
四内にあれば１位相同期引込みがなされてればならない
。このために、矩形波発振器２２−１を起動する。この
発振出力波形に第３図の６）欄に示され、こればさらに
ＡＮＤグー）２２−２の一方の入力に印加される。する
とＡＮＤゲート ２２−２は略周期的に開閉し＊ ａ
）欄の基準信号ＣＩ／、□）ｔ−１）＃の如く瞬断する
。基準信号を瞬断することにより、７エーズｐツクルー
プＣＰＬＬ）内には強制的に大きな位相外れ状態が生ぜ
しめられる。これによ、り、 ＰＩ、Ｌの状１ｍ框大
きく変動せしめられる０例えば、当初位相差φ１であっ
たものが、瞬断ｔｌ、ｔ２．ｔ３（Ｊ）欄参照）が入る
毎に一〃、−Ｉ の如く大きなステップで小さくなり、
急速に位相差零に近づく。位相差が所定の範囲内に入れ
ば２判定回路２１ば発振器２２−Ｉｔ非駆動とし ＩＩ
＃ ａｓ出力がＡＮＤゲー）２２−２に印加され続け
る。つまり第１図と等価な回路に戻る０なお、５１ｇ３
図のｄ）〜ｆ）欄の各々における一対のパルス框、基準
信号Ｖ７１と発振出力信号Ｖ／、の位相関係を図解的に
表現するために描かれたものであり１例えば位相差検出
器１２の２人力をそれぞれ正弦波から矩形波に変換し次
のち、その立上りを微分したパルスに相当する。
付して示す。従って第２図中の２１．２２−１．２２−
２等のブロックとそのまわりの結縁が新九に加わったこ
とになる。２１は位相差判定回路であり、これに信号−
断回路（２２）が付帯する。信号瞬断回［２２に基準ｇ
！号Ｖ、１を略ＩＩＪ期的に瞬断する回路であり１例え
ば矩形波発振器２２−１ （非駆動時は″″Ｈ″Ｈ″出
力して出力するようにしである）と、 ＡＮＤゲー）
２２−２をもって構成することができる。位相差判定回
路２１は０位相差検出器１２力為らの位相差が所定の範
囲（ｒａｄ）に入っているか否かを判定する。所定の範
四内にあれば１位相同期引込みがなされてればならない
。このために、矩形波発振器２２−１を起動する。この
発振出力波形に第３図の６）欄に示され、こればさらに
ＡＮＤグー）２２−２の一方の入力に印加される。する
とＡＮＤゲート ２２−２は略周期的に開閉し＊ ａ
）欄の基準信号ＣＩ／、□）ｔ−１）＃の如く瞬断する
。基準信号を瞬断することにより、７エーズｐツクルー
プＣＰＬＬ）内には強制的に大きな位相外れ状態が生ぜ
しめられる。これによ、り、 ＰＩ、Ｌの状１ｍ框大
きく変動せしめられる０例えば、当初位相差φ１であっ
たものが、瞬断ｔｌ、ｔ２．ｔ３（Ｊ）欄参照）が入る
毎に一〃、−Ｉ の如く大きなステップで小さくなり、
急速に位相差零に近づく。位相差が所定の範囲内に入れ
ば２判定回路２１ば発振器２２−Ｉｔ非駆動とし ＩＩ
＃ ａｓ出力がＡＮＤゲー）２２−２に印加され続け
る。つまり第１図と等価な回路に戻る０なお、５１ｇ３
図のｄ）〜ｆ）欄の各々における一対のパルス框、基準
信号Ｖ７１と発振出力信号Ｖ／、の位相関係を図解的に
表現するために描かれたものであり１例えば位相差検出
器１２の２人力をそれぞれ正弦波から矩形波に変換し次
のち、その立上りを微分したパルスに相当する。
又、第３図のｄ）〜ｆ）欄では位相差が−”→φ“→φ
Ｉと徐々に小さくなる例を示したが、夾際には。
Ｉと徐々に小さくなる例を示したが、夾際には。
全てがこのようにシーケンシャルに変化するとは限らず
、あく筐でもランダムである０２ンダムであＶながら９
例えば１分も経過すれば１位相差に所定の範囲に落ち込
むであろうことば明らかである。つま５Ｉ強制的に７エ
ーズロツクループＣＰＬＬ）に擾乱を与えながら、所望
の小さい位相差が出現するタイミング【待り。この擾乱
は０例えば１０Ｈｚの割合で与えられる。すなわち矩形
波発振器２２−１は例えば１０Ｈｇ の発振器とする
。
、あく筐でもランダムである０２ンダムであＶながら９
例えば１分も経過すれば１位相差に所定の範囲に落ち込
むであろうことば明らかである。つま５Ｉ強制的に７エ
ーズロツクループＣＰＬＬ）に擾乱を与えながら、所望
の小さい位相差が出現するタイミング【待り。この擾乱
は０例えば１０Ｈｚの割合で与えられる。すなわち矩形
波発振器２２−１は例えば１０Ｈｇ の発振器とする
。
このようにすれば、最適位相差の形成が迅速になされ、
従来の如く例えば約１時間というような長時間を要する
ことはあり得ない。
従来の如く例えば約１時間というような長時間を要する
ことはあり得ない。
以上説明し皮ように本発明によれば、高安定でありなが
ら位相同期引込み時間全大幅に短縮可能な位相同期形発
振回路が実現される。
ら位相同期引込み時間全大幅に短縮可能な位相同期形発
振回路が実現される。
第１図は一般的な位相同期形且つ高安定な発振回路の構
成を示すブロック図、第２図に不発明に基づく位相同期
形且つ高安定な発揚回路の構成を示すブ關ツク図、第３
図は第２図の回路の動作説明に用いる波形図である。 １２・・・位相差検出器、１４・・・電圧制御形発振器
。 ２１・・・位相差判定回路。 ２２−１および２２−２・・・基準信号−断ｌ１１２回
路。 Ｖ ・・・基準信号、 Ｖ□・・・発振出力信号。 ハ 特許出願人 富士通株式会社 特許出願代理人 弁理士 青水 朗 ９Ｐｊ］！士 西舘和之 弁理士 内田幸男 升珊十 山 口 昭 之 第１図 １′Ｄ 第２図
成を示すブロック図、第２図に不発明に基づく位相同期
形且つ高安定な発揚回路の構成を示すブ關ツク図、第３
図は第２図の回路の動作説明に用いる波形図である。 １２・・・位相差検出器、１４・・・電圧制御形発振器
。 ２１・・・位相差判定回路。 ２２−１および２２−２・・・基準信号−断ｌ１１２回
路。 Ｖ ・・・基準信号、 Ｖ□・・・発振出力信号。 ハ 特許出願人 富士通株式会社 特許出願代理人 弁理士 青水 朗 ９Ｐｊ］！士 西舘和之 弁理士 内田幸男 升珊十 山 口 昭 之 第１図 １′Ｄ 第２図
Claims (1)
- 【特許請求の範囲】 １、基準信号と位相同期すべき発振出力信号を送出する
電圧制御形見振器と、前記基準信号と前記発振出力信号
との間の位相差を検出して前記電圧制御形見振器の電Ｅ
ＥＩＩＪ御入力とし且つ該電圧制御形見振器と共に７エ
ーズロツクルーズを形成する位相差検出器とを有してな
る位相同期形の発振回路において。 前記位相差検出器からの位相差が所定の範囲を超えたか
否かｔ判定する位相連判足回路と、前記位相差が前記所
定の範囲内に入ったことが該位相連判足回路によって判
定されるまで、前記基準信号上略周期的に瞬断する信号
−断回路とをさらに付加したことを特徴とする発振回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153893A JPS5856535A (ja) | 1981-09-30 | 1981-09-30 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153893A JPS5856535A (ja) | 1981-09-30 | 1981-09-30 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856535A true JPS5856535A (ja) | 1983-04-04 |
| JPS6319095B2 JPS6319095B2 (ja) | 1988-04-21 |
Family
ID=15572410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153893A Granted JPS5856535A (ja) | 1981-09-30 | 1981-09-30 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856535A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411419A (en) * | 1987-07-03 | 1989-01-17 | Anritsu Corp | Frequency synthesizer |
| JPH02246620A (ja) * | 1989-03-20 | 1990-10-02 | Advantest Corp | 周波数変換器を含むフェイズロックループ回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239121B1 (ko) * | 1996-09-06 | 2000-01-15 | 구자홍 | 영상표시기기의 돔스피커 시스템구조 |
| CN113330136B (zh) * | 2019-12-26 | 2023-09-15 | 株式会社爱发科 | 成膜装置 |
-
1981
- 1981-09-30 JP JP56153893A patent/JPS5856535A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411419A (en) * | 1987-07-03 | 1989-01-17 | Anritsu Corp | Frequency synthesizer |
| JPH02246620A (ja) * | 1989-03-20 | 1990-10-02 | Advantest Corp | 周波数変換器を含むフェイズロックループ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319095B2 (ja) | 1988-04-21 |
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