JPS63197376A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63197376A JPS63197376A JP3005487A JP3005487A JPS63197376A JP S63197376 A JPS63197376 A JP S63197376A JP 3005487 A JP3005487 A JP 3005487A JP 3005487 A JP3005487 A JP 3005487A JP S63197376 A JPS63197376 A JP S63197376A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｊｏｉｎｔ Ｇａｔｅ Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍ ＯＳ Ｆ Ｅ Ｔにおいて、下部をＰチャネル、
上部をＮチャネルＭＯ８とし、且つ上部のＮチャネルＭ
Ｏ３の形成は、半導体表面の露出部と絶縁膜厚さの漸減
する領域を設け、イオン注入によりＮ−領域を形成、実
効チャネル長を広げホットキャリア発生を抑止し、集積
度向上をはかる。
Ｍ ＯＳ Ｆ Ｅ Ｔにおいて、下部をＰチャネル、
上部をＮチャネルＭＯ８とし、且つ上部のＮチャネルＭ
Ｏ３の形成は、半導体表面の露出部と絶縁膜厚さの漸減
する領域を設け、イオン注入によりＮ−領域を形成、実
効チャネル長を広げホットキャリア発生を抑止し、集積
度向上をはかる。
本発明はＪｏｉｎｔ Ｇａｔｅ Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ Ｍ ＯＳ ＦＥＴの製造方法に係わり、特に
ＮチャネルＭＯＳを上部に置き、且つＮ−ｊＪｌ域を形
成し実効チヤネル長を大とする製造方法に関する。
ａｒｙ Ｍ ＯＳ ＦＥＴの製造方法に係わり、特に
ＮチャネルＭＯＳを上部に置き、且つＮ−ｊＪｌ域を形
成し実効チヤネル長を大とする製造方法に関する。
Ｐチャネル型とＮチャネル型のＭＯＳＦＥＴで回路を構
成した相補型回路を同一チップ上に形成したＣ （Ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ ） Ｍ ＯＳは低電力、高速
動作の論理回路を構成出来る利点を存するが、更に両チ
ャネル型のゲートを一つのもので兼用させてジヨイント
ゲート（ＪＧと略称する）型にすれば、よりコンパクト
に構成し得るので集積度をあげることが出来る。
成した相補型回路を同一チップ上に形成したＣ （Ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ ） Ｍ ＯＳは低電力、高速
動作の論理回路を構成出来る利点を存するが、更に両チ
ャネル型のゲートを一つのもので兼用させてジヨイント
ゲート（ＪＧと略称する）型にすれば、よりコンパクト
に構成し得るので集積度をあげることが出来る。
このＪＧ型ＣＭ’Ｏ３で基板にＮチャネルを形成し、ゲ
ート上にＰチャネルを形成する型式のものはＮチヤネル
長を余り狭くすると、ここでホットキャリア（ホットエ
レクトロン）が多く発生し特性上好ましくないので、ゲ
ート幅を余り狭く出来ず微細化出来ない欠点がある。
ート上にＰチャネルを形成する型式のものはＮチヤネル
長を余り狭くすると、ここでホットキャリア（ホットエ
レクトロン）が多く発生し特性上好ましくないので、ゲ
ート幅を余り狭く出来ず微細化出来ない欠点がある。
又、逆の型式としたもの、即ち、基板にＰチャネルを形
成し、ゲート上にＮチャネルを形成した型式では、基板
側のＭＯＳに関してはＰチャネルであるため、この部分
でのホットキャリアはホールとなるため発生が少なく、
チャネル長を狭くしてもホットキャリアの問題はない。
成し、ゲート上にＮチャネルを形成した型式では、基板
側のＭＯＳに関してはＰチャネルであるため、この部分
でのホットキャリアはホールとなるため発生が少なく、
チャネル長を狭くしてもホットキャリアの問題はない。
然しなから、ゲート上に形成するＮチャネルのＭＯＳに
おいて、依然としてチャネル長が狭くなり過ぎるためホ
ットキャリア（ホットエレクトロン）の発生が問題とな
るため、微細化に対して障害となっている。
おいて、依然としてチャネル長が狭くなり過ぎるためホ
ットキャリア（ホットエレクトロン）の発生が問題とな
るため、微細化に対して障害となっている。
本発明においては、基板側をＰチャネルとしたＪＧ型Ｃ
ＭＯ３としたもので、上側のＮチャネルの実効長を広く
する製造方法を提供するものである。
ＭＯ３としたもので、上側のＮチャネルの実効長を広く
する製造方法を提供するものである。
第２図（ａ）〜（ｆ）は従来例（１）におけるＪＧ型Ｃ
ＭＯ３の製造方法を説明するための断面模式図で、基板
にＮチャネルを、ゲート電極上方にＰチャネルを形成し
た型のＣＭＯＳに対するものである。
ＭＯ３の製造方法を説明するための断面模式図で、基板
にＮチャネルを、ゲート電極上方にＰチャネルを形成し
た型のＣＭＯＳに対するものである。
第２図（ａ）はゲート電極を形成後、ソース／ドレイン
（以後Ｓ／Ｄと略称する）イオン注入Ｎ−領域を形成し
た状態を示す。
（以後Ｓ／Ｄと略称する）イオン注入Ｎ−領域を形成し
た状態を示す。
この図において、１はＰ−型のＳｉ基板で、これに窒化
膜をマスクにしてＬＯＣＯ５法でフィールド酸化膜たる
５ｉ０２膜２を形成する。ついで前記窒化膜を除去した
後、ゲート酸化膜たるＳｉＯ，膜３をを厚さ約３００人
形成する。ついで、ゲート電極４となるべきポリシリコ
ン層を被着し、これに不純物として燐をドープした後パ
ターニングする。
膜をマスクにしてＬＯＣＯ５法でフィールド酸化膜たる
５ｉ０２膜２を形成する。ついで前記窒化膜を除去した
後、ゲート酸化膜たるＳｉＯ，膜３をを厚さ約３００人
形成する。ついで、ゲート電極４となるべきポリシリコ
ン層を被着し、これに不純物として燐をドープした後パ
ターニングする。
このポリシリコン層４の厚さはＳｉＯ□膜２の高さより
や＜３０００人高くなるように形成する。即ち、５ｉ（
ｈ膜２を６０００人の膜厚に形成すると、このＳｉＯ□
膜２はＳｉ基板ｌの表面より約３００人形成 ０人に形成する。
や＜３０００人高くなるように形成する。即ち、５ｉ（
ｈ膜２を６０００人の膜厚に形成すると、このＳｉＯ□
膜２はＳｉ基板ｌの表面より約３００人形成 ０人に形成する。
ついでゲート電極４をマスクにして燐（Ｐ” ）イオン
を注入しＳｉ基板１の表面層にＳ／Ｄイオン注入Ｎ−領
域２１を形成する。
を注入しＳｉ基板１の表面層にＳ／Ｄイオン注入Ｎ−領
域２１を形成する。
第２図（ｂ）はＳｉ０ｇ膜を被着した状況を示す。
ＣＶＤ法でＳｉＯ□膜５を被着形成する。
第２図（ｃ）は５ｉｎ２のサイドウオールを形成した後
Ｓ／Ｄイオン注入Ｎ″領域を形成した状態を示す。
Ｓ／Ｄイオン注入Ｎ″領域を形成した状態を示す。
５ｉｏｚｌｌ！に対して異方性エツチングを行い、ゲー
ト電極４の両側壁にＳｉＯ□のサイドウオール５Ａを形
成する。ついで、砒素（Ａｓ ’ ）イオン注入を行い
Ｓ／Ｄイオン注入Ｎ″領域２２を形成する。このＳ／Ｄ
イオン注入Ｎ＋領域２２はＳ／Ｄイオン注入Ｎ−領域２
１よりもサイドウオール５Ａの厚さだけ後退した領域に
形成される。
ト電極４の両側壁にＳｉＯ□のサイドウオール５Ａを形
成する。ついで、砒素（Ａｓ ’ ）イオン注入を行い
Ｓ／Ｄイオン注入Ｎ″領域２２を形成する。このＳ／Ｄ
イオン注入Ｎ＋領域２２はＳ／Ｄイオン注入Ｎ−領域２
１よりもサイドウオール５Ａの厚さだけ後退した領域に
形成される。
第２図（ｄ）は表面に絶縁膜、ポリシリコン層を形成し
、このポリシリコン層を単結晶化した後、ＢＳＧ膜を形
成した状態を示す。
、このポリシリコン層を単結晶化した後、ＢＳＧ膜を形
成した状態を示す。
この図において、表面に熱酸化により絶縁膜の５ｉＯｚ
膜８を形成する。ついで、この上に半導体層９となるべ
きポリシリコン層を被着する。このポリシリコン層９に
はＰ−とするため、ボロン（Ｂ）をドープする。ついで
レーザを照射してこのポリシリコン層９を再結晶化して
単結晶化層９Ａを形成する。ついで、Ｂ Ｓ Ｇ （Ｂ
ｏｒｏ−５ｉｌｔｃａｔａ Ｇｌａｓｓ）膜２３を厚さ
約３０００人被覆形成する。
膜８を形成する。ついで、この上に半導体層９となるべ
きポリシリコン層を被着する。このポリシリコン層９に
はＰ−とするため、ボロン（Ｂ）をドープする。ついで
レーザを照射してこのポリシリコン層９を再結晶化して
単結晶化層９Ａを形成する。ついで、Ｂ Ｓ Ｇ （Ｂ
ｏｒｏ−５ｉｌｔｃａｔａ Ｇｌａｓｓ）膜２３を厚さ
約３０００人被覆形成する。
第２図（ｅ）はレジスト塗布後、エッチバックし、単結
晶化層の頭を表出せしめる。
晶化層の頭を表出せしめる。
平坦な表面を得るためレジスト２４を厚く塗布する。つ
いで、ＢＳＧ膜とレジストのエツチング速度の等しい異
方性エツチングによりエッチバンクし単結晶化Ｎ９Ａの
ゲート電極４の上の領域を表出せしめる。異方性エツチ
ングはガスとして、ＣＨｈ＋ＣＦ４ ＋ ０２を用いた
ＲＩＥ（反応性イオンエツチング）による。
いで、ＢＳＧ膜とレジストのエツチング速度の等しい異
方性エツチングによりエッチバンクし単結晶化Ｎ９Ａの
ゲート電極４の上の領域を表出せしめる。異方性エツチ
ングはガスとして、ＣＨｈ＋ＣＦ４ ＋ ０２を用いた
ＲＩＥ（反応性イオンエツチング）による。
このエッチバックにおいて、フィールド酸化膜２の上の
ＢＳＧ膜２３は殆ど損なわれることなく残存する。
ＢＳＧ膜２３は殆ど損なわれることなく残存する。
第２図（ｆ）は残存レジスト除去後、熱処理して単結晶
化層にＰ″領域形成した状態を示す。
化層にＰ″領域形成した状態を示す。
この図において、残存レジスト２４Ａを除去する。つい
で、熱処理してＢＳＧ中のＢ（ボロン）を単結晶化層９
Ａに拡散してＰ″領域２７を形成する。ボロンの拡散さ
れない領域９ＡがＰ−の領域として残り、これがＰチャ
ネルとなるが、ボロン拡散は縦方向だけでなく、横方向
にも可成りあるため、ｐ−ｓｌ域幅は単結晶化層９Ａの
表面が露出している幅よりも大分狭くなる。
で、熱処理してＢＳＧ中のＢ（ボロン）を単結晶化層９
Ａに拡散してＰ″領域２７を形成する。ボロンの拡散さ
れない領域９ＡがＰ−の領域として残り、これがＰチャ
ネルとなるが、ボロン拡散は縦方向だけでなく、横方向
にも可成りあるため、ｐ−ｓｌ域幅は単結晶化層９Ａの
表面が露出している幅よりも大分狭くなる。
このようにして形成されたＪＧ型ＣＭＯ３にあっては、
ＮチャネルＭＯ５のＳ／ＤＮ”ｊｉ域に接して浅いｌｉ
ｇｈｔｌｙ ｄｏｐｅｄの領域、Ｎ−領域を形成してい
るが、ここにおけるホットキャリア（ホットエレクトロ
ン）が問題となるため、あまりゲート電極幅を狭くする
ことが出来ず、微細化もこのため制限を受ける。
ＮチャネルＭＯ５のＳ／ＤＮ”ｊｉ域に接して浅いｌｉ
ｇｈｔｌｙ ｄｏｐｅｄの領域、Ｎ−領域を形成してい
るが、ここにおけるホットキャリア（ホットエレクトロ
ン）が問題となるため、あまりゲート電極幅を狭くする
ことが出来ず、微細化もこのため制限を受ける。
Ｓ／Ｄイオン注入注入類域２１、Ｓ／Ｄイオン注入Ｎ″
領域２２におけるイオンは注入後の熱処理により活性化
され、夫々Ｓ／ＤＮ−領域２５およびＳ／ＤＮ″領域２
６となる。
領域２２におけるイオンは注入後の熱処理により活性化
され、夫々Ｓ／ＤＮ−領域２５およびＳ／ＤＮ″領域２
６となる。
第３図は従来例（２）におけるＪＧ型ＣＭＯＳの断面模
式図である。
式図である。
この図に示すものは、従来例（１）におけるも（７）（
７）ＰとＮを入れ替えた形のものであり、基板部にＮチ
ャネルを形成し、ゲート電極上にＰチャネルを形成する
もので、基本的には従来例（１）と同じ工程で形成する
。
７）ＰとＮを入れ替えた形のものであり、基板部にＮチ
ャネルを形成し、ゲート電極上にＰチャネルを形成する
もので、基本的には従来例（１）と同じ工程で形成する
。
しかし、ＰチャネルＭＯ３においてはホットキャリアの
発生が起こりにくいのでＳｔ基板１内にはｌｉｇｈｔｌ
ｙ ｄｏｐｅｄ の領域であるＰ−領域は形成しない
。
発生が起こりにくいのでＳｔ基板１内にはｌｉｇｈｔｌ
ｙ ｄｏｐｅｄ の領域であるＰ−領域は形成しない
。
ゲート電極上のＰチャネルＭＯ３はＰ−の単結晶化層を
用い、Ｓ／ＤのＮ″領域ＢＳＧの替わりにＡｓＳ Ｇ
（Ａｒ５ｅｎｔｃ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ）
２９を用い、これより砒素（Ａｓ）を拡散してＳ／
ＤのＮ゛頭域２８を形成する。このとき、拡散によりＮ
・領域２８を形成するので、横方向へのＡｓの拡散が可
なりあり、チャネル長が狭くなりホットキャリア（エレ
クトロン）が発生し易い。
用い、Ｓ／ＤのＮ″領域ＢＳＧの替わりにＡｓＳ Ｇ
（Ａｒ５ｅｎｔｃ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ）
２９を用い、これより砒素（Ａｓ）を拡散してＳ／
ＤのＮ゛頭域２８を形成する。このとき、拡散によりＮ
・領域２８を形成するので、横方向へのＡｓの拡散が可
なりあり、チャネル長が狭くなりホットキャリア（エレ
クトロン）が発生し易い。
ＪＧ型ＭＯＳ Ｆ ＥＴにおいて、下部はＰチャネルＭ
Ｏ３とし基板部でのホットキャリア発生の恐れをなくし
た従来例（２）の構造のものは、上部のＮチャネルＭＯ
３の形成するとき、半導体表面の露出部よりもチャネル
長が狭くなり、ホットキャリア発生抑止が充分でない。
Ｏ３とし基板部でのホットキャリア発生の恐れをなくし
た従来例（２）の構造のものは、上部のＮチャネルＭＯ
３の形成するとき、半導体表面の露出部よりもチャネル
長が狭くなり、ホットキャリア発生抑止が充分でない。
本発明においては、半導体表面露出部よりも幅広いチャ
ネルを形成し、ホントキャリア発生を抑止しようとする
ものである。
ネルを形成し、ホントキャリア発生を抑止しようとする
ものである。
上記問題点の解決は、半導体基板の上にゲート酸化膜を
介してゲート電極を形成し、このゲート電極の両側壁に
絶縁膜よりなるサイドウオールを形成する工程と、ゲー
ト電極およびサイドウオールをマスクにしてＰ型不純物
イオンを注入し、半導体基板の表面露出領域にソース／
ドレインイオン注入領域を形成する工程と、半導体基板
の表面に絶縁膜を形成した後、Ｎ型不純物をドープした
半導体層と、更に半導体層の上に絶縁膜層を被覆形成す
る工程と、ついで、半導体基板上にレジストを表面平坦
に塗布した後、ゲート電極上の半導体層の表面が露出す
るまで、絶縁膜層とレジストを同一速度でエツチングし
、半導体層露出領域と、その周囲に絶縁膜層の厚さの漸
次薄（なった領域である絶縁膜厚低減領域を形成する工
程と、レジスト除去後、Ｐ型不純物をイオン注入し、半
導体層露出領域にはＰ−領域を、その周囲の絶縁膜厚低
減領域の下の半導体層にはＮ−領域を形成する工程とを
含む本発明による半導体装置の製造方法により達成され
る。
介してゲート電極を形成し、このゲート電極の両側壁に
絶縁膜よりなるサイドウオールを形成する工程と、ゲー
ト電極およびサイドウオールをマスクにしてＰ型不純物
イオンを注入し、半導体基板の表面露出領域にソース／
ドレインイオン注入領域を形成する工程と、半導体基板
の表面に絶縁膜を形成した後、Ｎ型不純物をドープした
半導体層と、更に半導体層の上に絶縁膜層を被覆形成す
る工程と、ついで、半導体基板上にレジストを表面平坦
に塗布した後、ゲート電極上の半導体層の表面が露出す
るまで、絶縁膜層とレジストを同一速度でエツチングし
、半導体層露出領域と、その周囲に絶縁膜層の厚さの漸
次薄（なった領域である絶縁膜厚低減領域を形成する工
程と、レジスト除去後、Ｐ型不純物をイオン注入し、半
導体層露出領域にはＰ−領域を、その周囲の絶縁膜厚低
減領域の下の半導体層にはＮ−領域を形成する工程とを
含む本発明による半導体装置の製造方法により達成され
る。
ＪＧ型ＭＯ３ＦＥＴにおいて、下部の基板に形成するＭ
ＯＳをＰチャネルとし、基板部でのホットキャリア発生
の恐れをな（した構造とすることにより微細化即ち集積
度を上げ易くし、上部のＮチャネルＭＯ３の形成は、ゲ
ート電極の上側に形成したＮ゛゛導体層表面の絶縁膜に
、その厚さが漸減する絶縁膜厚低減領域とＮ゛゛導体層
表面の露出する領域を設け、これにＰ型イオンを注入し
反転によりＰ−のチャネルを形成する。
ＯＳをＰチャネルとし、基板部でのホットキャリア発生
の恐れをな（した構造とすることにより微細化即ち集積
度を上げ易くし、上部のＮチャネルＭＯ３の形成は、ゲ
ート電極の上側に形成したＮ゛゛導体層表面の絶縁膜に
、その厚さが漸減する絶縁膜厚低減領域とＮ゛゛導体層
表面の露出する領域を設け、これにＰ型イオンを注入し
反転によりＰ−のチャネルを形成する。
ｐ−％ｆＪ域はイオン注入により形成するため、半導体
層露出領域のみならず、絶縁膜厚低減領域の膜厚の薄い
領域の下の半導体層まで反転するので、半導体層露出領
域よりも広い領域をＰ−領域とすることが出来る。更に
、Ｐ−に反転した領域の近くのＮ゛半半体体層、Ｎ −
％ｌ域に変換される。
層露出領域のみならず、絶縁膜厚低減領域の膜厚の薄い
領域の下の半導体層まで反転するので、半導体層露出領
域よりも広い領域をＰ−領域とすることが出来る。更に
、Ｐ−に反転した領域の近くのＮ゛半半体体層、Ｎ −
％ｌ域に変換される。
ために、ＮチャネルＭＯ３の実効チャネル長が大となり
、ホットキャリア発生の恐れは殆どなくなる。
、ホットキャリア発生の恐れは殆どなくなる。
第１図（ａ）〜（ｉ）は本発明におけるＪＧ型ＣＭＯ８
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
これら図において、第２図と同じ対象物は同じ符号で示
す。
す。
第１図（ａ）はゲート酸化股上にゲート電極を形成した
状態を示す。
状態を示す。
この図において、１はＮ−型のＳｔ基板で、これに窒化
膜をマスクにしてＬＯＣＯ３法でフィールド酸化膜たる
ＳｉＯ□膜２を厚さ約６０００人形成する。ついで前記
窒化膜を除去した後、ゲート酸化膜たるＳｉｎｇ膜３を
を厚さ約３００人形成する。ついで、ゲート電極４とな
るべきポリシリコン層を厚さ約２０００人被着し、これ
に不純物として燐をドープした後パターニングする。
膜をマスクにしてＬＯＣＯ３法でフィールド酸化膜たる
ＳｉＯ□膜２を厚さ約６０００人形成する。ついで前記
窒化膜を除去した後、ゲート酸化膜たるＳｉｎｇ膜３を
を厚さ約３００人形成する。ついで、ゲート電極４とな
るべきポリシリコン層を厚さ約２０００人被着し、これ
に不純物として燐をドープした後パターニングする。
第１図（ｂ）はＳｉＯ□膜を被着した状況を示す。
ＣＶＤ法で５ｉｎ２膜５を厚さ約２０００人被着形成す
る。
る。
第１図（ｃ）はＳｉｎｇのサイドウオールを形成した状
態を示す。
態を示す。
ＳｉＯ２膜に対して異方性エツチングを約３０００人行
うことにより、ゲート電極４の両側壁にＳｉｎｇのサイ
ドウオール５Ａを形成する。異方性エツチングはガス：
Ｃ）ｌｈ”、圧カニ ０．２ Ｔｏｒｒで行う。
うことにより、ゲート電極４の両側壁にＳｉｎｇのサイ
ドウオール５Ａを形成する。異方性エツチングはガス：
Ｃ）ｌｈ”、圧カニ ０．２ Ｔｏｒｒで行う。
第１図（ｄ）はＳ／Ｄイオン注入Ｐ゛領域を形成した状
態を示す。
態を示す。
ゲート電極４および５ｉｎ２のサイドウオール５Ａをマ
スクにして、Ｓｉ基板１にボロン（Ｂ＋）イオンをドー
ズ量約Ｉ Ｑ １ ％ ／ ｃ ｍ ｔで注入し、Ｓ／
Ｄイオン注入Ｐ″領域６を形成する。
スクにして、Ｓｉ基板１にボロン（Ｂ＋）イオンをドー
ズ量約Ｉ Ｑ １ ％ ／ ｃ ｍ ｔで注入し、Ｓ／
Ｄイオン注入Ｐ″領域６を形成する。
第１図（ｅ）は絶縁膜を形成した状態を示す。
熱酸化することにより、Ｓｉ基板１のシリコン露出表面
に絶縁膜たるＳｉｎ、膜８を厚さ約３００人形成する。
に絶縁膜たるＳｉｎ、膜８を厚さ約３００人形成する。
第１図（ｆ）は半導体層を被着、単結晶化した状態を示
す。
す。
ポリシリコン層９をＣＶＤ法で厚さ約３０００人行着形
成する。ついで、レーザを照射して、このポリシリコン
層９を再結晶化して、半導体層としての単結晶化層９Ａ
を形成する。ついで、これに砒素を約ＩＱＩＳ／ｃｍ”
ドープし、単結晶化層９ＡをＮ゛とする。
成する。ついで、レーザを照射して、このポリシリコン
層９を再結晶化して、半導体層としての単結晶化層９Ａ
を形成する。ついで、これに砒素を約ＩＱＩＳ／ｃｍ”
ドープし、単結晶化層９ＡをＮ゛とする。
第１図（ｇ）は絶縁膜層を被着した後、表面平坦なレジ
ストを塗布し、更にその上に別のレジストのパターンを
形成した状態を示す。
ストを塗布し、更にその上に別のレジストのパターンを
形成した状態を示す。
絶縁膜層のＳｉＯ□膜１０膜厚０約２０００人、ＣＶＤ
法で被着形成する。
法で被着形成する。
この上にレジスト（フォトレジストであるがしシストと
略称する）１１−１を厚さ約１．０μｍ塗布し、表面を
平坦に仕上げる。ついで、このレジスト１１−１を硬化
させた後、更にその上に別のレジスト１１−２を厚さ約
０．５μｍ塗布し、このレジスト１１−２をパターニン
グして開口１３を形成する。開口１３の大きさおよび位
置は、ゲート電極４を中心とする５ｉＯ１膜１０の盛り
上がりの上部は開口され、フィールド酸化膜２による盛
り上がりの上部は被覆されるものであればよい。
略称する）１１−１を厚さ約１．０μｍ塗布し、表面を
平坦に仕上げる。ついで、このレジスト１１−１を硬化
させた後、更にその上に別のレジスト１１−２を厚さ約
０．５μｍ塗布し、このレジスト１１−２をパターニン
グして開口１３を形成する。開口１３の大きさおよび位
置は、ゲート電極４を中心とする５ｉＯ１膜１０の盛り
上がりの上部は開口され、フィールド酸化膜２による盛
り上がりの上部は被覆されるものであればよい。
第１図（ｈ）はエッチバックして単結晶化層の頂部を露
出させた状態を示す。
出させた状態を示す。
レジスト１１ （レジスト１１−１と１１−２を総称し
て１１とす）と、Ｓｉｎｇ膜１０膜層０いエツチングレ
ートで異方性エツチングを行い、ゲート電極４の上側の
単結晶化層９Ａの高く盛り上がった領域の頂面が露出す
るまでエツチングする。かくて、開口１３の領域は均等
にエツチングされ、平坦な底面を形成することが出来る
。
て１１とす）と、Ｓｉｎｇ膜１０膜層０いエツチングレ
ートで異方性エツチングを行い、ゲート電極４の上側の
単結晶化層９Ａの高く盛り上がった領域の頂面が露出す
るまでエツチングする。かくて、開口１３の領域は均等
にエツチングされ、平坦な底面を形成することが出来る
。
したがって、Ｓｉｎｇ膜１０膜層０イドウオール５Ａに
より、より傾斜が付くように形成されているので、単結
晶化層９Ａの露出した領域、半導体層露出領域１４の近
くでは薄く、離れるに従って厚（なるテーパを持った絶
縁膜厚低減領域となる。
より、より傾斜が付くように形成されているので、単結
晶化層９Ａの露出した領域、半導体層露出領域１４の近
くでは薄く、離れるに従って厚（なるテーパを持った絶
縁膜厚低減領域となる。
異方性エツチングのガスとしては、ＣＨＦ３＋ ＣＦＡ
＋０□を使用する。
＋０□を使用する。
第１図（ｉ）は残存レジスト除去後、Ｂ゛イオン注入し
た状態を示す。
た状態を示す。
残存レジスト１１Ａを除去する。ついで、Ｂ＋イオンを
注入する。このとき、ドーズ量を加減して、Ｎ゛の半導
体層露出領域１４がＰ型のＰ−領域１６に反転する程度
にイオン注入する。
注入する。このとき、ドーズ量を加減して、Ｎ゛の半導
体層露出領域１４がＰ型のＰ−領域１６に反転する程度
にイオン注入する。
Ｐ−への反転領域は、半導体層露出領域１４のみならず
、絶縁膜厚低減領域領域１５の膜厚の薄い領域の下の半
導体層にまで及ぶので、半導体層露出領域１４よりも広
い領域をＰ−領域とすることが出来る。更に、絶縁膜厚
低減領域１５の下のＰ−に反転した領域の近くのＮ゛半
導体層は、Ｎ−１３１域に変換される。
、絶縁膜厚低減領域領域１５の膜厚の薄い領域の下の半
導体層にまで及ぶので、半導体層露出領域１４よりも広
い領域をＰ−領域とすることが出来る。更に、絶縁膜厚
低減領域１５の下のＰ−に反転した領域の近くのＮ゛半
導体層は、Ｎ−１３１域に変換される。
厚いＳｉｎｇ膜１０膜層０れた領域の下の単結晶化層９
ＡはＮ＋領領域まま残る。
ＡはＮ＋領領域まま残る。
Ｓ／Ｄイオン注入Ｐ″領域６における注入イオン・単結
晶化層への注入イオンは、イオン注入後の熱処理により
活性化される。
晶化層への注入イオンは、イオン注入後の熱処理により
活性化される。
例えば、Ｓ／Ｄイオン注入注入類域６はＳ／Ｄ領域１８
となる。
となる。
このようにして形成されたＪＧ型ＣＭＯ３にあっては、
Ｎチャネルに半導体層露出領域より幅広いＰ−領域と、
それに近接してＮ−９Ｎ域を有するので、ホットキャリ
ア（ホットエレクトロン）の問題はな（なり、Ｐチャネ
ルに問題が発生しない程度までゲート電極幅を狭くする
ことが出来、微細化が可能となる。
Ｎチャネルに半導体層露出領域より幅広いＰ−領域と、
それに近接してＮ−９Ｎ域を有するので、ホットキャリ
ア（ホットエレクトロン）の問題はな（なり、Ｐチャネ
ルに問題が発生しない程度までゲート電極幅を狭くする
ことが出来、微細化が可能となる。
ＪＧ型ＣＭＯ３において、下部をＰチャネル、上部をＮ
チャネルＭＯ３とし、且つ上部のＮチャネルＭＯ３の形
成は、半導体層露出領域と表面の絶縁膜の厚さが漸増す
る領域を形成し、イオン注入によりＮ″領域を反転させ
て、ｐ −％７Ｊ域およびＮ−９Ｍ域を形成するので、
Ｐ−９Ｍ域は半導体層露出領域よりも大きくなり、また
Ｎ−領域も有するので、ホットエレクトロンの発注する
懸念は殆どなくなる。従って、ホットエレクトロンの問
題は無視して微細化を進めることが可能となる。
チャネルＭＯ３とし、且つ上部のＮチャネルＭＯ３の形
成は、半導体層露出領域と表面の絶縁膜の厚さが漸増す
る領域を形成し、イオン注入によりＮ″領域を反転させ
て、ｐ −％７Ｊ域およびＮ−９Ｍ域を形成するので、
Ｐ−９Ｍ域は半導体層露出領域よりも大きくなり、また
Ｎ−領域も有するので、ホットエレクトロンの発注する
懸念は殆どなくなる。従って、ホットエレクトロンの問
題は無視して微細化を進めることが可能となる。
第１図（ａ）〜（ｉ）は本発明におけるＪＧ型ＣＭＯ８
の製造方法を説明するための断面模式図、第２図（ａ）
〜（ｆ）は従来例（１）におけるＪＧ型ＣＭＯ３の製造
方法を説明するための断面模式第３図は従来例（２）に
おけるＪＧ型ＣＭＯＳの断面模式図である。 これら図において、 ■は半導体基板（Ｓｉ基板）、 ２はフィールド酸化膜（ＳｉＯ□膜）、３はゲート酸化
膜（ＳｉＯ□膜）、 ４はゲート電極（ポリシリコン）、 ５はＳｉｎ、膜、 ５Ａはサイドウオール、 ６はｇ／Ｄイオン注入Ｐ１領域・ ８は絶縁膜（Ｓｉ０ｇ膜）、 ９Ａは半導体層（単結晶化層）、 １０は絶縁膜層（Ｓｉｎ、膜）、 １１−１．１１−２はレジスト、 １１Ａは残存レジスト、 １３は開口、 １４は半導体層露出領域、 １５は絶縁膜厚低減領域、 １６はＰ−領域、 １７はＮ−領域、 １８はＳ／Ｄ領域 第 １ 図 第 ｌ 図 ｉ項八図 万１図 ３速禾（、！ＩＪ （りにお【ゴろＪＧ型Ｃ間ＯＳの智
遣方藩Σを先蛸４る辷のの吋面膿式図 第 ２ 図 名先鼾シするた？ｒ）の改印面千契弐」］第７図
の製造方法を説明するための断面模式図、第２図（ａ）
〜（ｆ）は従来例（１）におけるＪＧ型ＣＭＯ３の製造
方法を説明するための断面模式第３図は従来例（２）に
おけるＪＧ型ＣＭＯＳの断面模式図である。 これら図において、 ■は半導体基板（Ｓｉ基板）、 ２はフィールド酸化膜（ＳｉＯ□膜）、３はゲート酸化
膜（ＳｉＯ□膜）、 ４はゲート電極（ポリシリコン）、 ５はＳｉｎ、膜、 ５Ａはサイドウオール、 ６はｇ／Ｄイオン注入Ｐ１領域・ ８は絶縁膜（Ｓｉ０ｇ膜）、 ９Ａは半導体層（単結晶化層）、 １０は絶縁膜層（Ｓｉｎ、膜）、 １１−１．１１−２はレジスト、 １１Ａは残存レジスト、 １３は開口、 １４は半導体層露出領域、 １５は絶縁膜厚低減領域、 １６はＰ−領域、 １７はＮ−領域、 １８はＳ／Ｄ領域 第 １ 図 第 ｌ 図 ｉ項八図 万１図 ３速禾（、！ＩＪ （りにお【ゴろＪＧ型Ｃ間ＯＳの智
遣方藩Σを先蛸４る辷のの吋面膿式図 第 ２ 図 名先鼾シするた？ｒ）の改印面千契弐」］第７図
Claims (1)
- 【特許請求の範囲】 半導体基板（１）の上にゲート酸化膜（３）を介してゲ
ート電極（４）を形成し、このゲート電極（４）の両側
壁に絶縁膜よりなるサイドウォール（５Ａ）を形成する
工程と、 ゲート電極（４）およびサイドウォール（５Ａ）をマス
クにしてＰ型不純物イオンを注入し、半導体基板（１）
の表面露出領域にソース／ドレインイオン注入領域（６
）を形成する工程と、 半導体基板（１）の表面に絶縁膜（８）を形成した後、
Ｎ型不純物をドープした半導体層（９Ａ）と、更に半導
体層（９）の上に絶縁膜層（１０）を被覆形成する工程
と、 ついで、半導体基板（１）上にレジスト（１１）を表面
平坦に塗布した後、ゲート電極（４）上の半導体層（９
Ａ）の表面が露出するまで、絶縁膜層（１０）とレジス
ト（１１）を同一速度でエッチングし、半導体層露出領
域（１８）と、その周囲に絶縁膜層（９）の厚さの漸次
薄くなった領域である絶縁膜厚低減領域（１５）を形成
する工程と、 レジスト除去後、Ｐ型不純物をイオン注入し、半導体層
露出領域（１４）にはＰ＾−領域（１６）を、その周囲
の絶縁膜厚低減領域（１５）の下の半導体層（９Ａ）に
はＮ＾−領域（１７）を形成する工程とを 含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005487A JPS63197376A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005487A JPS63197376A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197376A true JPS63197376A (ja) | 1988-08-16 |
Family
ID=12293111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005487A Pending JPS63197376A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197376A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08242004A (ja) * | 1995-12-22 | 1996-09-17 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
| JPH08250747A (ja) * | 1991-05-16 | 1996-09-27 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
| US6017783A (en) * | 1991-05-16 | 2000-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device using an insulated gate electrode as a mask |
-
1987
- 1987-02-12 JP JP3005487A patent/JPS63197376A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250747A (ja) * | 1991-05-16 | 1996-09-27 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
| US6017783A (en) * | 1991-05-16 | 2000-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device using an insulated gate electrode as a mask |
| US6555843B1 (en) | 1991-05-16 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH08242004A (ja) * | 1995-12-22 | 1996-09-17 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
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