JPS63198364A - モ−ルド型集積回路 - Google Patents

モ−ルド型集積回路

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Publication number
JPS63198364A
JPS63198364A JP62031002A JP3100287A JPS63198364A JP S63198364 A JPS63198364 A JP S63198364A JP 62031002 A JP62031002 A JP 62031002A JP 3100287 A JP3100287 A JP 3100287A JP S63198364 A JPS63198364 A JP S63198364A
Authority
JP
Japan
Prior art keywords
lead frame
chip
chips
mold
integrated circuit
Prior art date
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Pending
Application number
JP62031002A
Other languages
English (en)
Inventor
Katsuharu Kimura
克治 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP62031002A priority Critical patent/JPS63198364A/ja
Publication of JPS63198364A publication Critical patent/JPS63198364A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
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    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
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    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
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    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はモールド型集積回路（ＩＣ）に関する。
〔従来の技術〕
従来、この種のモールド型ＩＣは、リードフレーム上に
１チツプ搭載されるものが一般的であるが、リードフレ
ームの同一面に複数のチップを搭載する場合もある。
〔発明が解決しようとする問題点〕
上述した従来のモールドＩＣは、リードフレーム上に１
チツプ搭載する場合には、チップサイズの最大値がモー
ルドの大きさで制限されること。
あるいはディジタル・アナログ混在のＩＣ等においては
、廻り込みによるＳ／Ｎの劣化、その防止のためにチッ
プのエリアが必要となるが一般的であり、リードフレー
ムの同一面に複数のチップを搭載する場合には複数のチ
ップ間の配線等も必要となり、モールドの形状が大きく
なるか、あるいはチップを小さくする必要があり、高集
積化に向かないという欠点がある。
本発明の目的は、このような欠点を除き、高集積化に適
したモールド型ＩＣを提供することにある。
〔問題点を解決するための手段〕
本発明のモールド型ＩＣの構成は、リードフレームの両
面にそれぞれ対向して各チップを搭載したことを特徴と
する。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ＞、（ｂ）、（ｃ）は本発明の一実施例を示
す正面図、そのＡ−Ａ’縦断面図および裏面図である。
リードフレームの一方の面（ａ）にはチップ１０を搭載
、このチップ１０上のパッドとリードフレームの各ステ
ッチ１５との間をボンディングワイヤー１１で接続して
いる。同様に、リードフレームの各々ステッチ１５の間
をボンディングワイヤー１１．２１で接続している。
従って、チップ１０上のパッドとチップ２０上のパッド
とはボンディングワイヤー１１．２１により、リードフ
レームのステッチ１５を介して接続されている。
〔発明の効果〕
以上説明したように本発明は、リードフレームの両面に
チップを搭載することにより、同一のモールドの大きさ
で約２倍のチップ面積分が搭載可能となるなめ、モール
ドＩＣの形状を小型化できる効果がある。また、２チッ
プ間のアイソレーションはリードフレームを間に介して
いるため、十分骨られる。従って、例えば、２つのチッ
プをアナログ回路とディジタル回路との回路に分割すれ
ば、ディジタル回路からのアナログ回路への廻り込み等
が十分低減出来る効果がある。
さらに、チップ分割することにより各チップの歩留りの
向上も期待出来、コスト低減の効果がある。また、チッ
プの設計も分割することにより、並列して設計出来るの
で開発期間の短縮も可能となる効果がある。
【図面の簡単な説明】
第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例の正
面図、縦断面図および裏面図である。 １０．２０・・・チップ、１１．２１・・・ボンディン
グワイヤー、１５・・・ステッチ、１６・・・つりピン
。 第１図 （Ｃ）Ａ’

Claims (1)

    【特許請求の範囲】
  1. リードフレームの両面にそれぞれ対向して各チップを搭
    載したことを特徴とするモールド型集積回路。
JP62031002A 1987-02-13 1987-02-13 モ−ルド型集積回路 Pending JPS63198364A (ja)

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JP62031002A JPS63198364A (ja) 1987-02-13 1987-02-13 モ−ルド型集積回路

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ID=12319365

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JP (1) JPS63198364A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028986A (en) * 1987-12-28 1991-07-02 Hitachi, Ltd. Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices
US5198888A (en) * 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028986A (en) * 1987-12-28 1991-07-02 Hitachi, Ltd. Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices
US5198888A (en) * 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
US5334875A (en) * 1987-12-28 1994-08-02 Hitachi, Ltd. Stacked semiconductor memory device and semiconductor memory module containing the same

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