JPS63204170A - 試験機構付半導体集積回路 - Google Patents
試験機構付半導体集積回路Info
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- JPS63204170A JPS63204170A JP62036454A JP3645487A JPS63204170A JP S63204170 A JPS63204170 A JP S63204170A JP 62036454 A JP62036454 A JP 62036454A JP 3645487 A JP3645487 A JP 3645487A JP S63204170 A JPS63204170 A JP S63204170A
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- Japan
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- 238000012360 testing method Methods 0.000 title claims abstract description 70
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000006835 compression Effects 0.000 claims abstract description 4
- 238000007906 compression Methods 0.000 claims abstract description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、試験機構付半導体集積回路に関する。
近年、ゲートアレイ集積回路の中に、既存のプロクラマ
ブ°ルカウンタ、ＤＭＡコントローラ等をとり込んで複
合化するような市場ニーズが高まりつつあるが、このよ
うな付加回路の試験パターンは定まったものであるので
、その試験機構をも同一集積回路内に設けた試験機構付
半導体集積回路が製品化されてきている。
ブ°ルカウンタ、ＤＭＡコントローラ等をとり込んで複
合化するような市場ニーズが高まりつつあるが、このよ
うな付加回路の試験パターンは定まったものであるので
、その試験機構をも同一集積回路内に設けた試験機構付
半導体集積回路が製品化されてきている。
従来のこの種の半導体集積回路は、第３図にその一例を
示す様に、制御信号入力端子１１を被試験回路毎に、１
本設け、かつ、コントローラ８゜試験信号発生用記憶部
７１期待値記憶部６１期待値照合部５およびセレクタ４
−１．４−２を設置する構成となっていた。
示す様に、制御信号入力端子１１を被試験回路毎に、１
本設け、かつ、コントローラ８゜試験信号発生用記憶部
７１期待値記憶部６１期待値照合部５およびセレクタ４
−１．４−２を設置する構成となっていた。
第３図において、制御信号入力端子１１−から制御信号
を入力することにより、コントローラ８はセレクタ４−
１および４−２を操作し、被試験回路３を内部回路２か
ら切り放すと共に、試験信号発生用記憶部７から該当す
る試験信号を取り出し、セレクタ４−１を通じて被試験
回路３に供給し、被試験回路３の機能試験を実施する。
を入力することにより、コントローラ８はセレクタ４−
１および４−２を操作し、被試験回路３を内部回路２か
ら切り放すと共に、試験信号発生用記憶部７から該当す
る試験信号を取り出し、セレクタ４−１を通じて被試験
回路３に供給し、被試験回路３の機能試験を実施する。
試験結果は、セレクタ４−２を通じて期待値照合部５に
入力し、予めコントローラ８により期待値記憶部６から
取り出された試験結果期待値との照合を行ない、その照
合結果を期待値照合結果出力端子１２より収り出す。
入力し、予めコントローラ８により期待値記憶部６から
取り出された試験結果期待値との照合を行ない、その照
合結果を期待値照合結果出力端子１２より収り出す。
上述した従来の試験機構付半導体集積回路においては、
試験信号発生用記憶部並びに期待値記憶部の必要記憶容
量が被試験回路の回路規模や入出力信号数に比例して増
大する。特に、期待値記憶部は、被試験回路の全出力信
号に対して、試験結果期待値を記憶する必要があるため
に、必要な容量が膨大なものになるとうい欠点がある。
試験信号発生用記憶部並びに期待値記憶部の必要記憶容
量が被試験回路の回路規模や入出力信号数に比例して増
大する。特に、期待値記憶部は、被試験回路の全出力信
号に対して、試験結果期待値を記憶する必要があるため
に、必要な容量が膨大なものになるとうい欠点がある。
上述した従来の試験機構付半導体集積回路に対し、本発
明は被試験回路からの試験結果の情報量を圧縮する機構
を期待値照合部に前置することによって、情報量の圧縮
をはかり、期待値記憶部に必要な容量の増大を防止する
という独創的内容を有する。
明は被試験回路からの試験結果の情報量を圧縮する機構
を期待値照合部に前置することによって、情報量の圧縮
をはかり、期待値記憶部に必要な容量の増大を防止する
という独創的内容を有する。
本発明の半導体集積回路は、内部の被試験回路の機能試
験を目的として試験信号発生用記憶部。
験を目的として試験信号発生用記憶部。
期待値記憶部及び期待値照合部を備えた試験機構付半導
体集積回路において、 試験信号発生用記憶部からの試験信号に応答して被試験
回路が出力する試験結果値を圧縮する試験結果値圧縮機
構を設け、 期待値照合部はこの圧縮後の試験結果値と期待値記憶部
内の対応する期待値とを照合するようにしたことを特徴
とする。
体集積回路において、 試験信号発生用記憶部からの試験信号に応答して被試験
回路が出力する試験結果値を圧縮する試験結果値圧縮機
構を設け、 期待値照合部はこの圧縮後の試験結果値と期待値記憶部
内の対応する期待値とを照合するようにしたことを特徴
とする。
次に本発明について図面を参照して説明する。
第１図はチェックサム発生回路１３を導入した、本発明
の第１の実施例の構成図である。
の第１の実施例の構成図である。
第１図において、１は集積回路全体、２は内部回路、３
は被試験回路、４−１および４−２はセレクタ、５は期
待値照合部、６は期待値記憶部、７は試験信号発生用記
憶部、８はコントローラー、９は出力端子、１０は入力
端子、１１は制御信号入力端子、１２は期待値照合結果
出力端子、１３はチェックサム発生回路である。内部回
路２は、ケートアレイで実現されるランダムロジック部
を指す。
は被試験回路、４−１および４−２はセレクタ、５は期
待値照合部、６は期待値記憶部、７は試験信号発生用記
憶部、８はコントローラー、９は出力端子、１０は入力
端子、１１は制御信号入力端子、１２は期待値照合結果
出力端子、１３はチェックサム発生回路である。内部回
路２は、ケートアレイで実現されるランダムロジック部
を指す。
制御信号入力端子１１から制御信号を入力することによ
り、コントローラ８はセレクタ４−１および４−２を操
作し、被試験回路３を内部回路２から切り放し、試験信
号発生用記憶部７から該当する試験信号を取り出し、セ
レクタ４−１を通じて被試験回路３に供給し被試験回路
３の機能試験を実施する。
り、コントローラ８はセレクタ４−１および４−２を操
作し、被試験回路３を内部回路２から切り放し、試験信
号発生用記憶部７から該当する試験信号を取り出し、セ
レクタ４−１を通じて被試験回路３に供給し被試験回路
３の機能試験を実施する。
次に試験結果をセレクタ４−２を通じてチェックサム発
生回路１３に入力し、本回路により入力信号数ｎ個をｍ
個ずつにまとめて重みづけをつけることにより、出力信
号をｎ ／ ｍ個に削減し、この結果を期待値照合部５
に入力する。
生回路１３に入力し、本回路により入力信号数ｎ個をｍ
個ずつにまとめて重みづけをつけることにより、出力信
号をｎ ／ ｍ個に削減し、この結果を期待値照合部５
に入力する。
期待値照合部５２は、予めコントローラ８により期待値
記憶部６より取り出された試験結果のヂエックサム期待
値と」１記出力信号との照合を行ない、その照合結果は
期待値照合結果出力端子１２より出力される。
記憶部６より取り出された試験結果のヂエックサム期待
値と」１記出力信号との照合を行ない、その照合結果は
期待値照合結果出力端子１２より出力される。
本実施例では、被試験回路の全出力信号数ｎ個に対し、
ｍ個にまとめて発生させたチェックサムを用いるために
、期待値記憶に必要な容量が従来のものと比してｎ ／
ｍ以下に削減されるという利点がある。
ｍ個にまとめて発生させたチェックサムを用いるために
、期待値記憶に必要な容量が従来のものと比してｎ ／
ｍ以下に削減されるという利点がある。
第２図はパリティ−発生回路１４を導入した第２の実施
例の構成図を示す。
例の構成図を示す。
セレクタ４−２を通じて出力された被試験回路３の試験
結果をパリティ−発生回路１４に入力して試験結果のパ
リティ−を発生させ、それを期待値照合部５に入力し期
待されるパリティ−値との照合を行なう。
結果をパリティ−発生回路１４に入力して試験結果のパ
リティ−を発生させ、それを期待値照合部５に入力し期
待されるパリティ−値との照合を行なう。
この実施例では、発生されたパリティ−信号により期待
値照合を行うために、全被試験回路出力信号数をｎ個と
したときの期待値記憶に必要な容量が１ ／ ｎ以下に
削減されるという利点がある。
値照合を行うために、全被試験回路出力信号数をｎ個と
したときの期待値記憶に必要な容量が１ ／ ｎ以下に
削減されるという利点がある。
以」二説明したように、本発明は被試験回路からの試験
結果に対し、試験結果情報の圧縮機構を期待値照合部に
前置することにより、期待値記憶部に必要な記憶客足を
削減できる効果かある。
結果に対し、試験結果情報の圧縮機構を期待値照合部に
前置することにより、期待値記憶部に必要な記憶客足を
削減できる効果かある。
また、この効果により、集積回路内部の複数の被試験回
路を同時に独立して試験することかてきる付帯した効果
もある。
路を同時に独立して試験することかてきる付帯した効果
もある。
第１図は本発明の第１の実施例、第２図は本発明の第２
の実施例および第３図は従来例をそれぞれ示す。 １・・・集積回路全体、２・・・内部回路、３・・・被
試験回路、ｌ−１，４−２・・・セレクタ、５・・・期
待値照合部、６・・・期待値記憶部、７・・・試験信号
発生用記憶部、８・・・コンＩ〜ローラー、９・・・出
力端子、１０・・・入力端子、１１・・・制御信号入力
端子、］−２・・・期待値照合結果出力端子、］３・・
・チェックサム発生回路、１４・・・パリティ−発生回
路。
の実施例および第３図は従来例をそれぞれ示す。 １・・・集積回路全体、２・・・内部回路、３・・・被
試験回路、ｌ−１，４−２・・・セレクタ、５・・・期
待値照合部、６・・・期待値記憶部、７・・・試験信号
発生用記憶部、８・・・コンＩ〜ローラー、９・・・出
力端子、１０・・・入力端子、１１・・・制御信号入力
端子、］−２・・・期待値照合結果出力端子、］３・・
・チェックサム発生回路、１４・・・パリティ−発生回
路。
Claims (1)
- 【特許請求の範囲】 内部の被試験回路の機能試験を目的として試験信号発
生用記憶部、期待値記憶部及び期待値照合部を備えた試
験機構付半導体集積回路において、前記試験信号発生用
記憶部からの試験信号に応答して前記被試験回路が出力
する試験結果値を圧縮する試験結果値圧縮機構を設け、 前記期待値照合部はこの圧縮後の試験結果値と前記期待
値記憶部内の対応する期待値とを照合するようにしたこ
とを特徴とする試験機構付半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036454A JPS63204170A (ja) | 1987-02-18 | 1987-02-18 | 試験機構付半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036454A JPS63204170A (ja) | 1987-02-18 | 1987-02-18 | 試験機構付半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204170A true JPS63204170A (ja) | 1988-08-23 |
Family
ID=12470265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036454A Pending JPS63204170A (ja) | 1987-02-18 | 1987-02-18 | 試験機構付半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204170A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06148287A (ja) * | 1992-11-04 | 1994-05-27 | Nec Corp | 集積回路 |
| US6735730B1 (en) | 1999-11-01 | 2004-05-11 | Semiconductor Technology Academic Research Center | Integrated circuit with design for testability and method for designing the same |
| JP2009008890A (ja) * | 2007-06-28 | 2009-01-15 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
| JP2009008891A (ja) * | 2007-06-28 | 2009-01-15 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
| US8560932B2 (en) | 2001-06-01 | 2013-10-15 | Nxp B.V. | Digital system and a method for error detection thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576491A (en) * | 1980-06-16 | 1982-01-13 | Mitsubishi Electric Corp | Semiconductor device |
| JPS58166275A (ja) * | 1982-03-26 | 1983-10-01 | Nec Corp | 集積回路装置 |
| JPS609136A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 自己試験タイプｌｓｉ |
-
1987
- 1987-02-18 JP JP62036454A patent/JPS63204170A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576491A (en) * | 1980-06-16 | 1982-01-13 | Mitsubishi Electric Corp | Semiconductor device |
| JPS58166275A (ja) * | 1982-03-26 | 1983-10-01 | Nec Corp | 集積回路装置 |
| JPS609136A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 自己試験タイプｌｓｉ |
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| JP2009008890A (ja) * | 2007-06-28 | 2009-01-15 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
| JP2009008891A (ja) * | 2007-06-28 | 2009-01-15 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
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