JPH0391200A - メモリ障害情報を捕捉し圧縮する装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、冗長解析のための実時間データ・エラー捕捉
及び圧縮のための装置及び方法に関する。

Ｂ、従来の技術 メモリ装置（たとえば、ＲＡＭ）の欠陥のあるメモリ行
または列を修理するための冗長構成を解析修理を実施す
るには、装置のメモリ・アレイに関するすべての障害情
報を捕捉し、解析しなければならない。いくつかの方法
が、当技術分野で知られている。

米国特許第４４５８９９５号明細書は、試験中のＲＡＭ
のビット数までの値をカウントすることができるカウン
タを設け、まず２段階テストでワード線ごとに、次いで
ビット線ごとに障害をカウントする方法を開示している
。

米国特許第４４６０９９９号明細書及び米国特許第４４
８０９９７号明細書（上記の米国特許第４４８０９９９
号に関連している）は、サイズ及び配列が試験中のＲＡ
Ｍと面対称な構成のエラー捕捉ＲＡＭを使用し、テスト
を行なって、メモリ・アレイに沿って発生するメモリ障
害をエラー捕捉ＲＡＭの対応する位置に記録する方法を
開示している。

冗長解析を行なうため障害情報をエラー捕捉ＲＡＭから
抽出するには１、時間のかかるソフトウェア・ルーチン
または特別のハードウェアが必要である。上記の従来の
装置及び方法は、試験中の装置（ＤＵＴ）のサイズの拡
大に伴ってエラー捕捉ＲＡＭのコストが増大し、さらに
、障害情報の抽出の複雑さも増して、一般にエラー捕捉
ＲＡＭを何回も走査する必要が生じ、かなりの時間を消
費するので不利である。

米国特許第４５８８１７８号明細書及び米国特許第４８
３９９１５号明細書（上記の米国特許第４５８８１７８
号に関連している）は、障害位置を決定するためのアレ
イ・テスト装置、及び障害を冗長線で置き換える方法を
対象としている。アナログ加算器を使って障害をカウン
トシ、障害のある行と列のアドレスを別々の並列リスト
に記憶する。この両方のアドレスを各障害ごとに記憶す
る必要がある。このような配列を用いると、サイクル・
タイムのためにこの回路の速度が低下し、またビット障
害アドレス・ラッチ及び障害マトリックスがかなり大き
くなる。

米国特許第４８２７０５３号明細書は、予備線をもつ半
導体メモリ装置を修理する方法を開示している。予備線
または予備ブロックを用いる可能なすべての解を、装置
の試験結果の解析によって得、次いで、すべての可能な
解を装置の品質と信頼性に関する条件のもとで選別して
、最適解を求める。

米国特許第４６２８５０９号明細書は、障害を記憶する
ためのルックアップ・テーブルとしてＲＡＭを利用する
ことにより、障害線を冗長線で置き換えるように設計さ
れたアレイ・テスト装置を開示している。回路の速度の
低下があり、また障害カウンタが多少の障害を失う可能
性のある形で配列されているという欠点がある。

Ｃ１発明が解決しようとする課題 本発明の目的は、障害情報を捕捉して解析するといつ、
ランダム・アクセス・メモリ（ＲＡＭ）上での冗長解析
が可能な方法及び装置を提供することである。

本発明の他の目的は、テスト速度で障害の捕捉及び圧縮
が可能な方法及び装置を提供することである。

本発明の他の目的は、圧縮された障害データをハードウ
ェアの解析装置が作用するマトリックスに直接にロード
することが可能な方法及び装置を提供することである。

本発明の他の目的は、テストと修理解析を同時に行なう
ことの可能な方法及び装置を提供することである。

本発明の他の目的は、修理時間が短縮できる方法及び装
置を提供することである。

本発明の他の目的は、テスト時間に影響を与えない方法
及び装置を提供することである。

本発明の他の目的は、メモリの修理及び解析能力をもつ
改良されたメモリ・テスタを提供することである。

本発明の他の目的は、メモリ・アレイのテストで生じる
エラー信号の予め選択されたビットをマスクして、障害
情報がエラー信号のマスクされていないビットからだけ
誘導されるようにするため、エラー・レジスタを所定の
エラー・マスク値で事前設定できるようにすることであ
る。

本発明の他の目的は、メモリ・アレイのテストで生じる
アドレス信号の予め選択されたビットをマスクして、マ
スクされていないアドレス・ビットがエリア値に対応す
る障害からだけ障害情報が誘導されるよろにするため、
マスク・レジスタを所定のアドレス・マスク値で事前設
定し、かつエリア・レジスタをどのアドレスが重要であ
るかを示すビットを含む所定のエリア値で事前設定でき
るようにすることである。

本発明の他の目的は、所望のどの圧縮マトリックスのサ
イズもプログラマブルに定義できるようにすることであ
る。

本発明の他の目的は、試験中のメモリ・アレイの修理が
、メモリ・アレイ内の利用可能な数の冗長な行と列を用
いて実施できないことを即時に指示するあぶれの通知を
含めることである。

００課題を解決するための手段 本発明の上記その他の目的は、ＤＵＴ（試験中の装置）
のメモリ・アレイに関連する利用可能な冗長構成に関係
するサイズをもつ、本質的に冗長修理の限界を定義する
、圧縮マトリックスを利用することにより、ＤＵＴメモ
リ・アレイのテストからの障害情報を捕捉し圧縮する装
置及び方法を提供することによって達成される。圧縮マ
トリックスは、ＤＵＴメモリ・アレイ中のメモリ・セル
の数より少ない数のセルを含み、圧縮行及び圧縮列のマ
トリックスとして配列されている。圧縮マトリックス内
の圧縮行の数Ｒは、（冗長メモリ行の所定数）×（冗長
メモリ列の所定数＋１）に等しく、圧縮マトリックス内
の圧縮列の数Ｃは、（冗長メモリ列の所定数）×（冗長
メモリ行の所定数＋１）に等しい。また、ＤＵＴメモリ
・アレイのテストと同時に圧縮マトリックスに障害情報
をロードする手段と、記憶するための行と列を選択し、
各圧縮列及び圧縮行の少なくとも一部分に障害情報の異
なる列アドレス部分または行アドレス部分を割り当て、
記憶された列及び行アドレス部分に応じて圧縮列及び圧
縮行の選択を行なう手段も提供される。比較回路は、各
圧縮列及び圧縮行ごとに、各列及び行に沿ってセットさ
れたマトリックス◆セルのカウントを所定の冗長値と比
較する。このカウントが冗長値より大きくなると、メモ
リ・アレイの列または行が「要置換（ｍｕｓｔｆｉｘ）
　Ｊとされ、「要置換」と指定されたメモリ・アレイの
列または行と同一の列アドレス部分または行アドレス部
分を持つ障害情報の行アドレス部分または列アドレス部
分を記憶することがブロックされる。

Ｅ、実施例 議論を始める前にいくつかの規定を行なっておく。

本明細書における記載では、論理回路（たとえば、ＡＮ
Ｄゲート、ＯＲゲートなど）で組み立られた部品と配置
構成及び、この論理ゲートに関連する入力端子または入
力線上の論理レベル（たとえば、論理”１”、論理″Ｏ
？′など）についてしばしば論じるが、実施例に記載す
る回路構成の一部または全体について、反対の極性（す
なわち、記載されたものとは逆の極性）の論理ゲート及
び論理レベルを使って本発明を実施することも、当業者
の能力の範囲内で行なえるものであり、それも本発明の
範囲に含まれることを明白に了解されたい。さらに、他
の処理回路や手段（たとえば、マイクロプロセッサ）を
利用した論理ゲートや他の回路の一部または全体の機能
を実施することも、当業者の能力範囲内で行なえるもの
であり、それも本発明の範囲内に含まれるものである。

本発明では、１列」及び１行」の術語は、それぞれ図面
を縦にして見たときのマトリックスの垂直線及び水平線
を示すものであり、Ｘ軸及びＹ軸と同意である。ただし
、このような指定は任意的なものであり、本発明の範囲
から逸脱せずに別の指定を行なうこともできることを明
白に了解されたい。

図面中で、第２図は、本発明が適用される代表的な試験
下の装置（ＤＵＴ）のメモリ・アレイ区分に関連する冗
長行及び冗長列を示すブロック図である。さらに具体的
には、ＣＵＴｌｏｏは、４つのアレイ区域に細分された
メモリ・アレイをもつ。すなわち、メモリ・アレイ（Ａ
）は、４つの冗長行１１０Ａ及び４つの冗長列１２ＯＡ
をもち、メモリ・アレイ（Ｂ）は、４つの冗長行１１０
Ｂ及び４つの冗長列１２０Ｂをもち、メモリ・アレイ（
Ｃ）は、４つの冗長行１１０Ｃ及び４つの冗長列１２０
Ｃをもち、メモリ・アレイ（Ｄ）は、４つの冗長行１１
０Ｄ及び４つの冗長列１２０Ｄをもつ。

冗長行１１０及び冗長列１２０は、それが関連するメモ
リ・アレイ内の欠陥のある行または列の交換用の行また
は列として使われる。たとえば、冗長行１１０Ａ及び冗
長列１２０Ａは、メモリ・アレイ（Ａ）内の欠陥のある
行または列の交換用の行または列として使われる。

エラー捕捉ＲＡＭをサイズ及び配列の点で試験中のＲＡ
Ｍと面対称の構成にする上述の方法とは違って、冗長解
析では、「圧縮された」障害情報があればよく、このよ
ろな圧縮された障害情報を実時間で記憶できる場合、エ
ラー捕捉ＲＡＭが必要でないことが判明した。

さらに具体的に述べれば、メモリ・アレイ障害の捕捉と
圧縮をテスト速度で行なうようにするために、本発明で
は、圧縮された障害データを圧縮されたマトリックスに
直接にロードする。そうすルト、ハードウェア解析装置
は、データに作用して要修理の行及び列（前述）を決定
することができ、次いで圧縮されたデータをさらに次の
解析回路に出力することができる。この方法は、テスト
と修理解析が同時に行なえるので、テスト時間に対して
影響を与えずに修理時間を最小にする究極の解決策であ
る。

本発明の圧縮マトリックスについて論する前に、さらに
次の限定を行なっておく。

各メモリ・アレイ区分には別々の冗長行１１０及び冗長
列１２０が関連しているので、本発明によるテスト及び
修理解析は、メモリ・アレイ（Ａ）ないしＣＤ）の各区
分について個別に実行される。

各メモリ・アレイ区分についてのこれらの試験及び修理
解析は、本発明の１つの実施例を利用して時間的に離れ
た順次動作として行なうこともでき、また本発明の複数
の実施例を並列に利用して同時動作として行なうことも
できる。

話を簡潔にするため、以下の説明では、テスト及び修理
解析は、単一のメモリ・アレイ（Ａ）の区分で行なうも
のとする。

第３図は、本発明の好ましい実施例で圧縮された障害情
報を記憶するのに利用する、２０×２０マトリツクスに
相当する圧縮マトリックスを簡潔に図示したものである
。さらに、具体的に述べると、２０Ｘ２０マトリツクス
２００は、行ｌ〜２０及び列１〜２０を持つ。この２０
Ｘ２０マトリツクスの全体にわたって、記号”−”は、
障害情報が記憶されていないマトリックス（セル）位置
を示し、記号”＊”は、障害情報が記憶されているマト
リックス（セル）位置を示す。

圧縮マトリックス２００に関して、留意すべき２つの重
要な態様がある。

第一に、圧縮マトリックスの行と列とは、次の説明で明
らかなように、ＤＵＴのメモリ・アレイ区分の行と列に
直接には対応しない。

第二に、一般に、ある行または列に沿って検出された障
害の数が、修理のために利用できる反対方向の列または
行（すなわち、行に対しては冗長列、列に対しては冗長
行）の数（以下「要置換障害数」という）に達した時直
ちに、その行または列は「要置換」として指定される。

この規則の理論的根拠は、それぞれ反対方向の冗長列ま
たは冗長行を使って修理した時は、余分の修理（プログ
ラミング）時間がかかり、かつ、この検出された障害を
修理するために反対方向の冗長列または冗長行がすべて
使い果たされることがあることがわかっているときは、
検出された障害を修理するために単一の冗長行または冗
長列を直ちに指定し使用する方が、テスト時間及び冗長
構成使用の点でより経済的だからである。この例では、
メモリ・アレイ（Ａ）を修理するのに使える冗長行１１
０Ａが４行と冗長列１２ＯＡが４列ある。したがって、
第３図に示すように、それぞれアドレスＡＤＤ　ＲＸ　
１１Ａ　Ｄ　Ｄ　ＲＸ　２、ＡＤＤＲＸ３、ＡＤＤＲＸ
４が割り当てられている列１〜４はそれぞれ、エラー・
カウントが４”であり、したがって「要置換」列として
指定される（要置換データの欄に論理値１′１′″で示
されている）。同様にそれぞれアドレスＡＤＤＲＹ１７
、Ａ　Ｄ　Ｄ　ＲＹ　＋　ｅ、ＡＤＤＲＹｌｓ、Ａ　Ｄ
　Ｄ　ＲＹ２Ｏが割り当てられている行１７〜２０はそ
れぞれ、エラー・カウントが１４″であり、したがって
「要置換」行として指定される（要置換データの欄に論
理値″１′″で示されている）。

前述の「要置換」規則、及び試験下のメモリ・アレイの
利用可能な行と列の冗長度によって、必要とされる圧縮
マトリックスのサイズが定義される。次の説明で示すよ
うに、「要置換」行または列に沿って「要置換障害数」
を超える追加の障害があっても、本発明によるテスト及
び修理解析の間は無視される。したがって、圧縮マトリ
ックス中で必要とされる行数Ｒを決定する際に、各列（
この例では、４つ）が、「要置換障害数」　（この例で
は４、したがって列に関する解析には合計１６の圧縮マ
トリックス行が必要となる）に等しい数の独自の圧縮マ
トリックス行を必要とし、さらに、冗長列では修理され
ない追加の独自な行を修理するために、メモリ・アレイ
冗長行の数（この例では４）に等しい数の圧縮マトリッ
クス行も必要となる。同様な解析を行なって、圧縮マト
リックス中で必要とされる列の数Ｃを決定する。

典型的な冗長構成の実施態様では、メモリ・アレイ内の
冗長行の数は冗長列の数に等しい。このような場合、本
発明に関して必要とされる圧縮マトリックスは、（圧縮
マトリックスの行数と列数が等しい）正方マトリックス
であり、必要とされるマトリックス・サイズのサイズＡ
”の決定に関する前述の解析は一般に次式で表すことも
できる。

式１：Ａ＝［（冗長列の数）×（冗長行の数〉］＋（冗
長行の数） あるいは、 式２　：　Ａ＝（冗長列の数）×［（冗長行の数）＋１
］４つの冗長列と４つの冗長行があるこの例では、式１
　（Ａ＝　（４Ｘ４）＋４）または式２（４×（４＋１
））！Ｐら”Ａ”＝２０となり、したがって、本発明に
よるテスト及び修理解析には２０×２０マトリツクスが
必要となる。

２つの冗長列及び２つの冗長行がある例では、”Ａ”＝
８となり、したがって、本発明によるテスト及び修理解
析には６×６マトリツクスが必要となる。

さらに、定義されるマトリックスが両輪に関して対称で
ある必要はなく、たとえば、２×３の冗長構成が利用可
能な場合、８Ｘ１２７）　ＩＪフックス用いることがで
きる。本発明では冗長線の１本が処理欠陥または障害に
よって使用不能になった状況で、障害情報の捕捉及び圧
縮と修理解析が行なえるので、この特徴は重要である。

本発明のもう一つの利点は、あふれ通知用配置構成に関
して後述するように、所望のどんなマトリックス・サイ
ズでもプログラマブルに定義できることである。

要するに、本発明の配置構成及び圧縮マ）　ＩＪフック
スマトリックス・サイズによって、冗長修理の限界が規
定される。さらに具体的に述べると、捕捉されたエラー
が圧縮マトリックス内に収まるように圧縮できない（す
なわち、後述のようにあぶれが通知される）場合は、Ｄ
ＵＴが利用可能な冗長構成を用いて修理できず、ＤＵＴ
テスト、データの捕捉及び圧縮をただちに停止させて、
テスト時間を節減することができることになる。さらに
、その逆は成立せず、全エラーの捕捉及び圧縮が圧縮マ
トリックスに収まっても、ＤＵＴが利用可能な冗長構成
によって修理できるとの保証にはならないことに留意さ
れたい。その例は、後述の説明で示すことにする。

第１図は、冗長解析のために実時間でデータ・エラーの
捕捉及び圧縮ができる、障害情報の捕捉及び圧縮用装置
の好ましい実施例のブロック図である。

第１図に示された実施例の外部で、ＤＵＴの順次（また
は他の形式の）アドレッシング及びメモリ・テストが、
周知の周辺装置または方法（図示せず）によって行なわ
れ、ｙアドレスＹＡＤＤＲ３４０１エラー３０２、及び
ＸアドレスＸＡＤＤＲ３２０が生成されて、第３図の好
ましい実施例に供給される。

エラー３０２は、１８本のビット線３０４に沿ってエラ
ー選択ラッチ３０８に供給され、そこでエラー信号が生
成されて１本のビット線３０８上に出力され、（ｌ軸）
セル・エネーブル回路３３０と（ｌ軸）セル・エネーブ
ル回路３５０に供給される。

Ｘ７ＦＬ／スＸＡＤＤＲ３２０は、１２本（７）ヒｙト
線３２２に沿って（ｌ軸）エリア選択ラッチ３２４に供
給され、ラッチ３２４は、１２本のビット線８２８に沿
って最終的にＸ・アドレスをパスし、かつ、４個のブロ
ック信号（後述する）を生成して４本のビット線３２Ｂ
上に出力する。

（ｌ軸）セル・エネーブル回路３３０は、１２本のビッ
ト線３２８を介してＸアドレスを、４本のビット線３２
６を介してエネーブル１〜４信号を、線３０８を介して
エラー信号を、線３５６を介してＸ不一致（ＹＮＣＭＰ
）信号を、線３３８を介してＸブロック（ＸＢＬＫ）信
号を、また４本のビット線３７２Ａを介してブロック１
〜４信号を受け取る。それに応答して、（ｌ軸）セル・
エネーブル回路３３０は、２０×２０マトリツクス２０
０への入力として２０本の列線３３２の１本上にＸ信号
を、また２０本の信号線３３４の１本上に要置換Ｘ信号
を、また線３３７上にあふれ信号を発生する。

同様に、ｙアドレスＹＡＤＤＲ３４０は、１２本のビッ
ト線３４２を介して（ｌ軸）エリア選択ラッチ３４４に
供給され、ラッチ３４４は、１２本のビット線３４８に
沿って最終的にＸアドレスをパスし、かつ４個のブロッ
ク信号（後述する）を生成して４本のビット線３４８上
に出力する。

（ｌ軸）セル・エネーブル回路３５０は、１２本のビッ
ト線３４８を介してＸアドレスを、４本のビット線３４
６を介してエネーブル１〜４信号を、線３０８を介して
エラー信号を、線３３６を介してＸ不一致（ＸＮＣＭＰ
）信号を、線３５８を介してｙブロック（ＹＢＬＫ）信
号を、また４本のビット線３７２Ｂを介してブロック１
〜４信号を受け取る。それに応答してＮ　　Ｃ”ｌ軸）
セル・エネーブル回路３５０は、２０×２０マトリツク
ス２００への入力として２０本の列線３５２の１本上に
Ｙ信号を、２０本の信号線３５４の１本上に要置換Ｙ信
号を、また線３５７上にあふれ信号を発生する。

ブロック・レジスタ３７０（すなわち、３７０Ａ及び３
７０Ｂ）は、ブロック１〜４信号を線３７２Ａに沿って
（ｌ軸）セル・エネーブル回路３３０へ、また線３７２
Ｂに沿って（ｌ軸）セル・エネーブル回路３５０へ出力
する。

要置換Ｙ回路３８０は、２０×２０マトリツクスからの
出力を２０本の線２０２を介して受け取り、２０本の線
３８２に沿って解析検出器３８４に信号を出力する。

解析検出器３８４は、２０本の線３８２を介して信号を
受け取り、線３８８及び３８８に沿って解ラッチ３９０
に信号を出力し、ラッチ３９０は線３９９を介して信号
を受け取り、解を出力する。

線３８２及び３９４に沿って解ラッチ回路３９０と全組
合せパターン回路３９５の間でも信号が伝達され、全組
合せパターン回路３９５は線３０６上に信号を出力する
。

最後に、要置換Ｘ回路３８７は、線３８６を介して信号
を受け取り、線３９８に沿って２０×２０マトリツクス
に、また線３９θに沿って解答ラッチ回路に信号を出力
する。

第４図は、第３図に示したエラー選択ラッチの構造をさ
らに詳細に示すブロック図である。さらに具体的に述べ
ると、線３０４上のエラーをパイプ（Ｐ　Ｉ　ＰＥ）装
置４１０で受け取る。（本明細書では、第４図その他の
図面のＰＩＰＥＲ置は、本発明のこの実施例を通じて適
切なデータの流れを保証するために種々のＰＩＰＥ装置
間に一種の同期を与えて、到来データの受信及び送出を
行なウラッチ装置であると定義する。）ＰＩＰＥ装置４
１０は、エラーを１８個のＡＮＤゲートで構成される比
較回路４３０に出力する。比較回路４３０はまたエネー
ブル・レジスタ４２０から線４２２を介して１８個のエ
ラー・エネーブル信号を受け取る。

前述の説明で明らかなように、本発明のこの好ましい実
施例は、幅１８ビットまでのエラー信号を受け取ること
ができ、エネーブル・レジスタ４２０で論理″１″（エ
ネーブル時）と論理″Ｏ″（ディスエーブル時）を適切
にセットすることにより、この１８個のビットのすべて
または一部を監視することができる。たとえば、下位４
ビツト（ＬＳＢ）だけが必要な場合、論理値”ｏｏｏ。

ｏｏｏｏｏｏｏｏ　ｉ　ｔ　ｉ　ｉ″がエネーブル・レ
ジスタ４２０中にセットされそこから出力されると、１
８個のＡＮＤゲートが下位４ビツトを除くすべてのエラ
ー信号ビットを有効にブロックする。１８個のＡＮＤ演
算された信号は比較器４３０から線４３２に沿って幅１
８ビット（すなわち、１８人力）のＯＲゲート４５０に
出力され、そこで、ＯＲ演算され、線４５２上にエラー
信号が出力される。この出力エラー信号は、元の幅１８
ビットのエラー信号のエネーブルされたビットのいずれ
かでエラーが指示される場合に生成されることは明らか
である。ＰＩＰＥ装置４７０は、本発明のこの実施例を
通じて適切なデータの流れを保証するために出力エラー
信号を受け取り送出する。

第５Ａ図は、第１図に示したエリア選択ラッチの構造を
さらに詳細に示すブロック図である。話を簡潔にするた
めに、第５Ａ図の説明は主に（Ｘ軸）エリア選択ラッチ
３２４に関して行ない、さらに、４つのエリア選択部分
５０２．５０４．５０６及び５０８は構造が同一である
ので、１つのエリア選択部分５０２のみについて詳細に
説明する。

エリア選択部分５０２のＰＩＰＥ装置５２０は、線３２
２を介して入力Ｘアドレスを受け取り、線５２２に沿っ
てこの人力Ｘアドレスをマスク比較回路５５０及びＰＩ
ＰＥ装置５６０に送出する。

Ｘアドレス（”Ａ”と呼ぶ）に加えて、比較回路５５０
はマスク・レジスタ回路５３０から線５３２を介して１
２ビツトのマスク信号（Ｃ″′と呼ぶ）を、またエリア
・レジスタ５４０から線５４２を介して１２ビツトのエ
リア信号（”Ｂ”と呼ぶ）を受け取る。比較回路５５０
は、１２個の論理比較回路で構成され、各比較回路は、
Ｘアドレス、エリア・レジスタ回路５４０及びマスク・
レジスタ回路５３０のそれぞれからの単一ビットＡ１Ｂ
及びＣの様々な集合を比較する。

この比較回路の好ましい実施例が、回路５５２−１とし
てブロック形式で示されており、第６Ａ図により詳細に
示されている。さらに具体的に説明すると、比較回路５
５２−１は、１個のＮＡＮＤゲートと、２個のＡＮＤゲ
ートと、１個のＮＯＲゲートで構成され、次の論理真理
値表に示されるように、その出力Ｄ−１は通常低レベル
（論理ｌ″Ｏ″′）であり、１対になったＡ入力とＢ入
力が同一であるか、またはＣ入力が低レベルのときに、
高レベル状態（すなわち、論理″１″）になるように配
置されている。

盈 １２個の論理比較回路からの１２個の出力（たとえば、
Ｄ−１）はすべて、１２人力ＡＮＤゲー）５５４　（第
６Ｂ図に詳細に示す）のそれぞれ異なる入力に接続され
、１２個の比較回路からの１２個の入力がすべてエネー
ブル状態になっている場合に、ＡＮＤゲート５５４は、
高レベル（すなわち、論理”１”）のエネーブル出力信
号を線５５６に沿ってＰＩＰＥ装置５６０に出力する。

ＰＩＰＥ装！１Ｆ５８０は、本発明のこの実施例を通じ
て適切なデータの流れを保証するために、Ｘアドレスと
エネーブル出力信号を送出する。

エリア選択部分５０２．５０４．５０Ｂ及び５０８から
のエネーブル出力信号は、それぞれ、エネーブル１、エ
ネーブル２、エネーブル３及びＥＮＡＢＬＥ４と呼ばれ
る。

前述の説明で明らかなように、これらのエリア選択部分
は幅１２ビットまでのアドレス信号を受け取ることがで
き、入りアドレスがそのエリア選択部分に関係するメモ
リ・エリアに属するか否かを判定するために、この１２
ビツトのすべてまたは一部を監視することができる。こ
のような選択的監視は、マスク・レジスタ５３０で論理
″′１”（入力アドレス・ビットＡ及びエリア・レジス
タ・ビ、）Ｈのうちから選択したビットの比較を可能に
する）及び論理″０″（入力アドレス・ビットＡ及びエ
リア・レジスタ・ビットＢのうちから選択したビットの
比較を不能にし、あるいは”ｄｏｎ’ｔｃａｒｅ″比較
であると指示する）を適切にセットすることによって行
なえる。好ましい１手法では、通常、最上位ピッ）ＣＭ
ＳＢ）を使って当該のメモリ・エリアを監視する。

たとえば、１２個のＸアドレス・ビット（８にのＸアド
レスに相当する）を用いる実施例では、論理値”　ｔ　
ｔ　１ｏｏｏｏｏｏｏｏｏ”がマスク・レジスタ５３０
中にセットされそこから出力されると、Ｘアドレスの上
位３ビツトが比較され、下位９ビツトがｄｏｎ’ｔ　ｃ
ａｒｅ　”比較であると指示される。さらに具体的に述
べると、マスク・レジスタ５３０から論理値がｌ″１″
の上位３つの″Ｃ″ビットが出力されると、（上位３ビ
ツトに関連する）上位３つの論理比較回路が使用可能に
なり、入力アドレス・ビットＡとエリア・レジスタ・ビ
ットＢの比較を実行する。一方、マスク・レジスタ回路
５３０から論理値がＩＯ１′の下位８つのＣ”ビットが
出力されると、９個の論理比較回路がすべてロックされ
て、常に論理１’ｌｌＷを出力するようになる。したが
って、ＡＮＤゲート５５４で実行されるＡＮＤ演算は、
上位３ビツトだけに依存することになる。

マスク値がマスク・レジスタ５３０中でセットされて、
Ｘアドレスの”ｄｏｎ’ｔ　ｃａｒｅ”ビットをマスク
した後、当該のメモリ・エリアの論理ビット値を示すた
めに、もつ１つのエリア値をエリア・レジスタ５４０中
でセットしなければならない。

第５Ｂ図に示した例では、図を見るとわかるように、論
理”　１０１ＸＸＸＸＸＸＸＸＸ”　（ただし、Ｘは、
マスク・レジスタ５３０によってマスクされる不要ビッ
トを示す）がセットされて、上位３ビツトとして値′″
１０１′″をもつ障害だけが、このエリア選択部分５０
２で処理されるセル選択にとって必要であることを示す
。典型的な状況の例として第６Ｂ図を用いると、第５Ｂ
図の第１の入力アドレスの上位３ビツトをエリア・レジ
スタ中のそれと比較した結果、一致することが判明し、
したがって、この第１の入力アドレスは、このエリア選
択ラッチにとって必要なメモリ・エリアに属し、エネー
ブル出力信号は論理＊１ｖｗである。

同様な解析が第３の入力アドレスについても行なえる。

それとは対照的に、第５Ｂ図の第２（中間）の入力アド
レスの上位３ビツトをエリア・レジスタ中のそれと比較
した結果、不一致であることが判明し、したがって、こ
の第２の入力アドレスは、このエリア選択ラッチにとっ
て必要なメモリ・エリアに属せず、エネーブル出力信号
は論理″Ｏ″である。

第７図は、本発明の好ましい実施例のセル・エネーブル
及びあふれ通知用配置構成のブロック図である。説明を
簡潔にするため、（Ｘ軸）セル・エネーブル回路３３０
と（ｙ軸）セル・エネーブル回路３５０とは同一の構造
であるので、第７図の説明は、主に（Ｘ軸）セル・エネ
ーブル回路３３０に関して行なう。

前述したように、（Ｘ軸）セル・エネーブル回路３３０
は、１２本のビット線３２８を介してＸアドレスを、４
本のビット線３２６Ａ−Ｄを介してエネーブル１〜４信
号を、線３０８を介してエラー信号を、線３５６を介し
てｙ不一致（ＹＮＣＭＰ）すなわちＮｏ　　ＨＩＴ信号
を、線３３８を介してＸブロック（ＸＢＬＫ）信号を、
また４本のビット線３７２Ａを介してブロック１〜４信
号を受け取る。それに応答して、（Ｘ軸）セル・エネー
ブル回路３３０は、２０本の列線３３２（たとえば、３
３２−１．３３２−２など）の１本上に２０Ｘ２０マト
リツクス２００への入力としてのＸ信号を、２０本の信
号線３３４の１本上に要置換Ｘ信号を、また線３３７上
にあふれフラグ信号を発生する。

（Ｘ軸）セル・エネーブル回路３３０は、あふれＡＮＤ
ゲー）７２１１７２２．７２３及び７２４（それぞれ、
ＡＮＤゲート１．２．３及び４とも称する）を含む。こ
れらのあふれＡＮＤゲートはそれぞれ、Ｘ不一致（ＸＮ
ＣＭＰ）すなわちＮＯＨＩＴ信号と、線３０８からのエ
ラー信号と、直前の段からのエネーブル信号（第１のあ
ふれＡＮＤゲート７２１については、Ｘエネーブル４信
号が循環されてゲート７２１に入力されることになる）
と、やはり直前の段からのＦＵＬＬ信号（第１のあふれ
ＡＮＤゲート７２１については、ＸＦＵＬＬ４ＦＵＬＬ
信号てゲート７２１に入力されることになる）と、ブロ
ック信号を受け取る。あふれＡＮＤゲート７２１．７２
２．７２３及び７２４はいずれも、あふれ状態を検出し
て通知するようにプログラミングすることができ（後述
する）、そうプログラミングされると、そのＡＮＤゲー
トは、このＡＮＤゲートへの前述の入力がすべて論理″
１′″のときにだけ、このようなあぶれを通知する。

この点に関して留意すべき重要な態様は、ブロック・レ
ジスタ３７０Ａからのブロック１〜４信号を選択的に使
用して、あふれに関する様々に異なるマトリックス・サ
イズをプログラミング（すなわち、使用可能に）するこ
とができることである。

たとえば、ブロック１、ブロック２、ブロック３、ブロ
ック４信号にそれぞれ対応する順次ビットをもつ論理値
″１０００″がブロック・レジスタ３７０から出力され
、それぞれあふれＡＮＤゲート１．２．３．４に入力さ
れた場合、あふれＡＮＤゲート１だけが使用可能になっ
て、次のエラー信号の際に、すなわち、この場合には１
２個の（Ｘ軸）セル選択回路がすべてアドレス値を記憶
し終わった後に発生するあぶれだけを検出する。したが
って、論理値”ｔｏｏｏ”は、２０×２０マトリツクス
のあぶれを検出するように、あふれＡＮＤゲートをプロ
グラミングする。別の例を挙げると、論理値”００１０
”がブロック・レジスタ３７０から出力され、あふれＡ
ＮＤゲート１．２．３．４にそれぞれ入力された場合、
あふれＡＮＤゲートだけが使用可能になって、次のエラ
ー信号の際に、すなわち、最初の１０個の（Ｘ軸）セル
選択回路がアドレス値を記憶し終わった後に発生するあ
ぶれだけを検出する。したがって、論理値”００１０”
は、１０×１０マトリツクスのあぶれを検出するように
、あふれＡＮＤゲートをプログラミングする。

今まで図示し説明してきたあふれ通知用配置構成を、Ａ
ＮＤゲートの追加または交換あるいはその両方によって
、所望のマトリックス・サイズを適当なブロック信号で
プログラマブルに定義することができるように修正する
ことは、十分に当業者の能力の範囲内にあり、本発明の
範囲内に含まれることをさらに理解されたい。例を挙げ
ると、ｌｘｌ、２ｘ２．３ｘ３及び４×４の典型的なメ
モリ・アレイ冗長構成に対する障害の捕捉及び圧縮にそ
れぞれ必要な２ｘ２、ｅｘｅ、１２Ｘ１２及び２０Ｘ２
０マトリツクスをプログラマブルに定義できるように、
第２、第６、第１２及び第２０番目の（Ｘ軸）及び（ｙ
軸）セル選択回路からＦＵＬＬ信号を受け取るために、
あふれＡＮＤゲートを別の形で接続することもできる。

本発明の重要な特徴は、あぶれを通知し検出できること
である。さらに具体的に述べれば、要するに本発明の配
置構成と圧縮マトリックスのマトリックス・サイズによ
って、冗長修理の範囲が限定される。捕捉されたエラー
を圧縮マトリックスに収まるように圧縮することができ
ない場合、あぶれが通知され、利用可能な冗長構成を用
いてＤＵＴが修理できないことになる。その場合、ＤＵ
Ｔのテスト、データの捕捉及び圧縮を直ちに停止させて
、テスト時間を節減することができる。さらに、その逆
は成立せず、全エラーの捕捉及び圧縮が圧縮マトリック
スに収まっても、ＤＵＴが利用可能な冗長構成によって
修理できるとの保証にはならないことに留意されたい。

その例は後で述べる。

（Ｘ軸）セル・エネーブル回路３３０は、さらに（Ｘ軸
）５セル選択回路７４０１７４２，７４４．７４Ｂを含
む。５セル選択回路はそれぞれ、線３５８を介してｙ不
一致（ＹＮＣＭＰ）信号を、線３３８を介してＸブロッ
ク（ＸＢＬＫ）信号を、直前の段からＦＵＬＬ信号（最
初の６セル選択回路７４０については、ＸＦＵＬＬＦＵ
ＬＬ信号されて５セル選択回路７４０に関連するＯＲゲ
ートへ入力されることになる）を、（Ｘ軸）エリア選択
ラッチ３２４からエネーブル信号を、線３０８を介して
エラー信号を、線３２８を介してＸアドレスを、線３３
６を介してＸ不一致信号（ＸＮＣＭＰ）またはＮＯＨＩ
Ｔ信号を受け取る。それに応答して、５セル選択回路は
それぞれ、線３５８上にｙブロック信号（ＹＢＬＫ）を
、線３３６上にＸ不一致信号（ＸＮＣＭＰ）すなわちＮ
。

ＨＩＴ信号を、ＦＵＬＬ信号を、２０本の信号線３３４
の１本上に要置換Ｘ信号を、また２０×２０マトリツク
ス２００への入力として２０本のビット線３３２の１本
（たとえば、３３２−１　：　３３２−２など）上にＸ
信号を発生する。

第８図は、本発明の好ましい実施例の（Ｘ軸）セル選択
回路の１つ及び２０Ｘ２０マトリツクス・セルの１つの
構造をさらに詳細に示すブロック図及び論理ゲート図で
ある。さらに具体的には、（Ｘ軸）５セル選択回路７４
０の第１のセル選択回路８００と第２のセル選択回路８
０１の一部、及び第１の圧縮マトリックス・セル１−１
とその他の圧縮マトリックス・セル１−２．２−Ｌ　２
−２の一部が示されている。２０個の（Ｘ軸）セル選択
回路と２０個の（ｙ軸）セル選択回路とは類似の構造で
あり、さらに４００個の圧縮マトリックス・セルすべて
も類似の構造なので、話を簡潔にするために、第８図の
説明は、主に第１セル選択回路８００と第１の圧縮マト
リックス・セル１−１について行なろ。

テストの前に、２０個の（Ｘ軸）セル選択回路と２０個
の（ｙ軸）セル選択回路の各アドレス・ラッチ８１０は
、ＤＵＴのメモリ・アレイ区分のどの行及び列にも対応
しないように、また線８１８上にアドレス無効（すなわ
ち、論理”Ｏ”）を出力するよつに初期設定される。さ
らに、２０個の（Ｘ軸）セル選択回路と２０個の（ｙ軸
）セル選択回路の各限界レジスタ８７２は、冗長行及び
冗長列の数（この例では′″４″）に等しい値′″Ｄ”
を含むように初期設定され、各カウンタ８７０は、ゼロ
・カウントを含むように初期設定される。限界レジスタ
回路とカウンタ回路のこの初期設定の結果、比較回路８
７４は、論理″Ｏ”を「同等」線上に出力して、ＡＮＤ
ゲート８７８を使用不能にし、論理″１″を「以下」線
上に出力して、ＡＮＤゲート８４４を使用可能にし、論
理ｌ″Ｏｖ′を「以上」線上に出力して、ＡＮＤゲート
８８０を使用不能にする。各ラッチ８５０のリセット入
力は、ラッチ・ノード８５１に論理＊　０　？ｌを含む
ようにすべての圧縮マトリックス・セルをリセットする
のに利用される。ブロック・レジスタ３７０（第１図）
は、それぞれ所望のブロック１、ブロック２、ブロック
３及びブロック４信号に対応する順次ビットをもつ論理
値を含むように初期設定される。エネーブル・レジスタ
４２０（第４図）は、該当ビットを除くすべてのエラー
信号ビットを有効にブロックする論理値を含むように初
期設定される。マスク・レジスタ５３０は、その１”ビ
ットが、Ｘアドレス及びＹアドレスの予め選択されたビ
ットを比較のためマスクされない状態に留め、そのＮｏ
”ビットが、Ｘアドレス及びＹアドレスの残りのビット
を”ｄｏｎ’ｔｃａｒｅ″比較としてマスクする、論理
値を含むように初期設定される。最後に、エリア・レジ
スタ５４０は、当該のメモリ・エリアの論理ビット値を
示すエリア値を含むように初期設定される。

第８図で、第１のセル選択回路８００は、線３２８を介
してＸアドレスを受け取り、このＸアドレスは、アドレ
ス・ラッチ８１０の入力端子に供給される。アドレス・
ラッチ８１０のラッチ機能は、ＡＮＤゲート８１４から
のロード出力及び線８１２上のＦＵＬＬ信号によって制
御される。さらに具体的には、アドレス・ラッチ８１０
がＤＵＴアドレスのＸアドレス部分にラッチできるため
の、第１の前提条件は、線８１２を介して受け取った論
理値″′１″′によってラッチ回路８１０が使用可能に
なることである。初期設定後（ＤＵＴアドレスがラッチ
される時まで）に、第１のアドレス・ラッチ８１０は、
第１２番目のセル選択回路からの循環されたＸＦＵＬＬ
４ＦＵＬＬ信号に、論理″１″を線８１２を介してブロ
ック・レジスタ３１０から受け取る。というのは、通常
は初期設定後に第１２番目のセル選択回路から出力され
る論理″Ｏ？′は、第１のセル・セレクタ回路の動作を
ブロックするからである。

第２の前提条件は、制御ＡＮＤゲート８１４へのすべて
の入力信号が論理″１″になるまで、アドレス・ラッチ
８１０の「ロード」動作が行なわれないことである。さ
らに具体的には、ロード動作を行なうには、ＦＵＬＬ信
号入力が１”でなければならず（このようなことは、前
に説明したように、初期設定の直後に第１セル選択回路
で典型的に起こる）、エネーブル信号が＋ｖ１ｗでなけ
ればならず（すなわち、現入力アドレスが、エリア選択
ラッチ３２４にセットされている当該のメモリ・エリア
に属するものでなければならない）、エラー信号が１″
でなければならず（すなわち、元のエラー信号のマスク
されていないいずれかのビットによってエラーが指示さ
れなければならない）、ＸＢＬＫ信号が１”でなければ
ならず（すなわち、ナでに「要修理」のフラグが立てら
れたメモリ・アレイの線上にエラーが発生してはならな
い）、クロック信号が”１”でなければならず、ＸＮＣ
ＭＰ信号が１″でなければならず（現アドレスが、他の
アドレス・ラッチ回路にすでに記憶されているどのアド
レスとも一致してはならない）、最後にＴＶ倍信号１″
でなければならない（すなわち、このアドレス・ラッチ
が妥当なアドレス値をすでに含んでいてはならない）。

上記の前提条件がす゛べて満足されるとすると、制御Ａ
ＮＤゲート８１４は、線８１６上に論理”１″を発生し
、この信号はアドレス・ラッチ８１０に、現在その端子
に印加されている入力アドレスをラッチさせ記憶させる
。この線８１６上の論理″１″ロード信号はまた。ＯＲ
ゲート８４２を通り、エネーブルされたＡＮＤゲート８
４４を通り、（Ｘ軸）線Ｘ−１に沿って伝播して、ＡＮ
Ｄゲート８５２に到達する。ＡＮＤゲート８５２は、マ
トリックス・セル・ラッチ８５０へのセット入力ゲート
として動作する。（カウンタ８７０は、カウント値ゼロ
を含み、したがって、比較回路８７４は「同等ｊ線に沿
って論理レベル″Ｏ″を出力するので、ＡＮＤゲート８
７６は使用禁止になり、論理″１″１″信（線Ｘ−１に
沿って）その中を伝播して、カウンタを増分するカウン
ト・パルスとして動作できるようにすることができなく
なることに留意されたい。） この例では、とのｙアドレスも（ｙ軸）セル選択回路に
前もってラッチされていないものと仮定する。したがっ
て、現アドレスのＸアドレス部分が（前述のように）第
１（ｘ軸）セル選択回路にラッチされる間に、Ｘアドレ
ス部分が第１の（ｙ軸）セル選択回路にラッチされてお
り、したがって、論理”１″信号が（ｙ軸）線Ｙ−１に
沿って伝播し、（Ｘ軸）線Ｘ−１に沿って論理＋ｖｌｔ
ｔが到着するのとほぼ同時にＡＮＤゲート８５２に到着
する。ＡＮＤゲート８５２にこれらの信号が同時に到着
すると、ラッチ８５０がラッチされて、ノード８５１に
論理値″１″が記憶される。さらに、ノード８５１の論
理値ｔｔ　Ｏｎから論理値”１″への遷移がインバータ
回路８５４を通して供給され、ＡＮＤゲート８５６の出
力を論理値”１″から論理値″Ｏ″に変化させる。この
ＡＮＤゲート論理値”１″から論理値″Ｏ″への遷移は
、ダイオード増幅回路８５８を通してＸカウント−１線
８８０及びＹカウント−１線８６２にカウント・パルス
として提供され、これらの線に関連するカウンタに供給
され、そのカウントを増分させる。

たとえば、カウンタ８７０をカウント？′１″に増分さ
せる。（話を簡潔にし、図が込み入らないようにするた
めに、カウント線（たとえば、Ｘカウント−１、Ｙカウ
ント−１）は、第３図または第７図には示されていない
） 要約すると、前述の動作の終了時には、現入力アドレス
のＸアドレス部分がアドレス・ラッチ８１０中にラッチ
済みであり、アドレス比較回路８３０の（Ａ）側に出力
及び印加中であり、論理”工”のアドレス有効信号が線
８１８に沿って出力され、アドレス比較回路８３０を使
用可能にし、かつインバータ８２０中を伝播して制御Ａ
ＮＤゲート８１４がロード信号を発生できなくさせ、カ
ウンタ８７０がカウントｆ′１′″に増分されており、
第２図で”木”２１０で示すように、（捕捉されたエラ
ーを表す値）論理１’ｌｌＷが圧縮マトリックス・セル
１−１に記憶済みである。

以下の例では、第２のエラー人カアドレスは、第１のエ
ラーとＸアドレス部分は同じだがＸアドレス部分が異な
るものと仮定する。

Ｘアドレス部分が線３２８に沿って第１セル選択回路８
００に到達すると、アドレス比較回路８３０は、現Ｘア
ドレスをアドレス・ラッチ８１０にすでに記憶されてい
るＸアドレスに一致するものとして認識し、したがって
、アドレス比較回路は論理ｌ″１″の比較信号を線８３
２上に出力する。

この比較信号は２０人力ＮＯＲゲート８９９中を伝播し
て、ＸＮＣＭＰ線３３６に沿って論理″Ｏ”レベルを生
成し、この論理″Ｏ″レベルが次のセル選択回路８０１
のＡＮＤゲートに供給され、それによってこのＡＮＤゲ
ートがこの冗長Ｘアドレスをロードするのを防止する。

（２０人力ＮＯＲゲート８９９は第１セル選択回路８０
０の処理専用のものではなく、その２０個の入力端子そ
れぞれが、２０個の（Ｘ軸）セル選択回路のそれぞれか
ら比較信号を受け取ることに留意されたい。）比較信号
はまた、ＡＮＤゲート８４０中を通り（すなわち、クロ
ック・パルスと同時に）、ＯＲゲー）８４２、依然とし
て使用可能状態のＡＮＤゲート８４４中を通り、（Ｘ輪
）線Ｘ−１に沿って伝播する。この動作と同時に、「新
しい」　（以前にラッチされず、または捕捉されなかっ
た）Ｘアドレス部分が第２の（ｙ軸）セル選択回路中に
ラッチされ、それにより、論理″１″′信号が（ｙ軸）
線Ｙ−２に沿って伝播して、（Ｘ軸）線Ｘ−１に沿って
論理″１″が到着するのとほぼ同時にマトリックス・セ
ル１−２のＡＮＤゲートに到着する。このマトリックス
・セル１−２に対するラッチの設定、及び線Ｘカウント
−１とＸカウント−２上でのクロック信号の発生は上記
と同様である。

動作が完了すると、（捕捉されたエラーを表す）第２図
で“＊”２１１で示すように、論理ＦＦ１ｆｆが圧縮マ
トリックス・セル１−２に記憶される。

第１及び第２のエラーと同じＸアドレス部分をもつが、
それぞれ異なる「新しい」Ｘアドレス部分をもつ入力ア
ドレスを有する、例示的な第３及び第４のエラーについ
ても、上述の説明と同様であり、（捕捉されたエラーを
表す）論理″１″が生成され、第２図で”＊″２１２及
び２１３で示すように、圧縮マトリックス・セル１−３
及び１−４（図示せず）に記憶される。

第４のエラーが上述のように処理された後に、カウンタ
８７０（第８図）はカウント値″４″を含み、この値は
冗長値”Ｒ″と値が等しい。Ｒはこの例では４である。

したがって、比較回路８７４は、論理レベルｔｗｉｎを
「同等」線、「以下」線及び「以上」線上に出力する。

例示的な第５のエラーは、第１ないし第４のエラーと同
じＸアドレス部分をもつが、異なる「新しい」Ｘアドレ
ス部分をもつ入力アドレスを有するもので、本発明のさ
らに重要な動作を例示するものである。

第５のエラーに出会うと、Ｘアドレス部分は線３２８に
沿って第１セル選択回路８００に到達し、アドレス比較
回路８３０は、現在のＸアドレスをアドレス・ラッチ８
１０にすでに記憶されているＸアドレスに一致するもの
として認識し、したがって、アドレス比較回路は、論理
″′１′の比較信号を線８３２上に出力する。この比較
信号は、２０入力ＮＯＲゲート８９９中を伝播してＸＮ
ＣＭＰ線３３６に沿って論理レベル″Ｏ″′を生成し、
この論理レベル″Ｏ″″が次のセル選択回路８０１のＡ
ＮＤゲートに供給され、それによってこのＡＮＤゲート
がこの冗長Ｘアドレスをロードするのを防止する。比較
信号はまた、ＡＮＤゲート８４０中を通り（すなわち、
クロック・パルスと同時に）、ＯＲアゲ−８４２、依然
として使用可能状態のＡＮＤゲート８４４中を通り、（
Ｘ軸）線Ｘ−１に沿って伝播する。

比較信号は、さらに（「以上」線に沿った論理レベルが
”１′″であるため、このとき使用可能状態にある）Ａ
ＮＤゲー）８８０１ＮＯＲゲート８８８中を伝播して、
常時「ハイ」　（すなわち、”１″使用可能）レベルの
信号ＹＢＬＫを「ロー」（”Ｏ”使用禁止）レベルに変
化させる。（２ＯＮＯＲゲート８９８は、第１セル選択
回路８００の処理専用のものではなく、その２０個の入
力端子それぞれが、２０（Ｘ軸）セル選択回路のそれぞ
れからＡＮＤゲートの信号８８０を受け取ることに留意
されたい。） 「ロー」レベルのＹＢＬＫ信号は、線３５８に沿って（
ｙ軸）セル選択回路に伝播し、特に、（ｙ軸）制御ＡＮ
Ｄゲート（図示しないが、ＡＮＤゲート８１４に相当）
を使用禁止にして、２０個の（ｙ軸）セル選択回路のす
べてが現エラーのＸアドレス部分をラッチまたは捕捉す
るのを防止する。このことの理°論的根拠は、（すでに
、エラー・カウント″４″をもつ）Ｘ列１が、「要置換
」列として指示されるようにスケジュールされ、したが
って、この列に沿って現在及び未来に出会うエラーを修
理するので、限られた数の（ｙ軸）セル選択回路を引き
続き使用してこれらのエラーを捕捉するのは本質的に冗
長であり、非効率的であることにある。

現（すなわち、第５）エラーの「新しい」ｙアドレスは
（ｙ軸）セル選択回路によって以前にラッチまたは捕捉
されておらず、またＹＢＬＫ信号によってそろならない
よつに防止されているので、２０個の（ｙ軸）セル選択
回路のどれも、論理″１“信号を生成しない。したがっ
て、この論理″１″″信号は、（ｙ軸）線（たとえば、
Ｙ−１、Ｙ−２など）の１つに沿って伝播して、マトリ
ックス・セル（たとえば、セル−１、セル−２など）の
ＡＮＤゲートに、（Ｘ軸）Ｘ−１線に沿って論理“１”
が到着するのと同時に到着することはなく、シたがって
、Ｘ列１に沿って次のマトリックス・セルがセットされ
ることはない。さらに、どの（ｙ軸）アドレス比較回路
（図示しないが、アドレス比較回路８３０に相当）もア
ドレスの一致を検出せず、したがって（ｙ軸）セル・エ
ネーブル回路３５０からのｙ不一致ＹＮＣＭＰ信号は論
理″″１”（すなわち、ハイ）レベルに留まる。

この論理″１”のＹＮＣＭＰ信号は、「同等」線からの
現論理”１”信号とともに、ＡＮＤゲート８７６を使用
可能にして、論理”１″信号がＸ−１線に沿って伝播し
て、カウンタ８７０をカラン）”５”に増分させるカウ
ント・パルスとして働くことができるようにする。した
がって、カウンタ８７０（第８図）は、このとき限界レ
ジスタ８７２に記憶された冗長値”Ｄ″（この例では、
４″）より高いカウント値を含んでおり、したがって、
比較回路８７４の出力は、「同等」線及びｒ以下」線の
それぞれ上で論理レベル″Ｏ″に、また「以上」線上で
論理レベル″１″に遷移し、それを維持する。「以下」
線上の論理レベル″０”は、線３３４−１上に出力され
る要置換Ｘを表す。「以上」線ＧＥ上の論理レベル＊ｌ
＊は監視を続けて、線３２８上の入力アドレスのＸアド
レス部分がアドレス・ラッチ８１０に記憶されたものと
一致するとき、ＡＮＤゲート８８０及びＮ。

Ｒゲート８８９がＹＢＬＫ信号を発生することを許し、
この「要置換」列に関して修理されるようにすでに指定
されたエラーのｙアドレスの捕捉がさらに起こるのをブ
ロックする。

例示的な第６のエラーは、２０個の（Ｘ軸）セル選択回
路が、異なるＤＵＴエラー・アドレスを順次ラッチまた
は捕捉し、まず最初に第１の（Ｘ軸）セル選択回路８０
０（前述）が第１のＤＵＴエラー・アドレスを捕捉し、
次いで順次（すなわち、次に利用できる）セル選択回路
が、次に発生するＣＵＴアドレスを捕捉するのを説明す
るのに役立つ。さらに具体的には、テストを行なうとき
、新しいＤＵＴのＸ列に沿って障害が検出されたときに
限って、利用可能な各（すなわち、次の順番の）セル選
択列にＤＵＴの異なるＸアドレス値が割り当てられ、関
連付けられる。同様に、新しいＯＵＴのＹ列に沿って障
害が検出されたときに限って、利用可能な各（すなわち
、次の順番の）セル選択行にＤＵＴの異なるＹアドレス
値が割り当てられ、関連付けられる。

第６のエラーは、これまでにラッチまたは捕捉されたも
のとは異なるＸアドレス部分及びＸアドレス部分をもつ
入力アドレスを有するものと仮定する。

第１の（Ｘ軸）セル選択回路についていえば、アドレス
・ラッチ８１０は、すでに第１のＤＵＴエラー・アドレ
スをラッチ済みであり、また、制御ＡＮＤゲート８１４
がロード信号をさらに発生しアドレス・ラッチ８１０に
出力できないようにするために、論理″１″のアドレス
有効信号を（第１のエラー・アドレスの捕捉時から）線
８１８上に出力済みである。さらに、アドレス比較回路
８３０は、現（第６エラー）Ｘアドレスが以前に記憶さ
れた（第１の）Ｘアドレスと一致しないものとして認識
し、したがって、このアドレス比較回路は、線８３２上
の通常論理″Ｏ″の比較信号ＣＭＰまたは線３３６上の
通常論理Ｗｌ？ｌのＸＮＣＭＰ信号を変更しない。

第２のＣｘ軸）セル選択回路８０１についていえば、線
３２８に沿ったＸアドレス部分がアドレス・ラッチ８８
５の入力端子に与えられる。アドレス・ラッチ８９５の
ラッチ機能は、第１のセル選択回路８００について前述
したのと同様にして、ＡＮＤゲート８９６からのロード
出力と線８９７上のＦＵＬＬ信号とによって制御される
。しかし、前のアドレス・ラッチ８１０による論理”ｔ
″のアドレス有効信号出力は、ＡＮＤゲート８８８への
ＦＵＬＬ信号入力として利用され、線８９７上に存在す
る。要するに、２０個の（Ｘ軸）セル選択回路に異なる
ＯＵＴエラー・アドレスを順次ラッチないし捕捉させる
のは、このアドレス有効信号の「順送り」であることに
注目されたい。

他の（前述の）前提条件がすべて満足されたとすると、
制御ＡＮＤゲート８９Ｂは、線８９４上に論理″１″を
生成する。この論理″１′″は、アドレス・ラッチ８１
０にその入力端子に現在印加されている入力（第６エラ
ー）アドレスをラッチ・インさせ、記憶させる。さらに
、圧縮マトリックス・セル２−１（第２図に”＊″２２
０で示される）中で論理″１″をセットし、この第２の
Ｘ列に関連するカウンタを増分する（第２のエラー例に
ついて前述した動作と同様）一連の動作が進行する。

同シメモリ・アレイの（すなわち、同一のＸアドレス部
分をもつが、それ、ぞれ異なるＸアドレス部分をもつ入
力アドレスを有する）行（ｙ軸）線に沿って発生する多
数のエラーの捕捉及び圧縮は、メモリ・アレイの列（Ｘ
軸）線について前述したのと同様にして行なわれ、その
結果、（捕捉されたエラーを表す）論理″′１″が、例
えば第２図に品＊”２８０１２８１１２Ｂ２及び２６３
で示すよつに、圧縮マトリフクス２００の行（ｙ軸）線
に沿って記憶される。

本発明は、エラー捕捉及び圧縮と「要置換」解析（すな
わち、「要置換Ｊ　ＤＵＴ行及び列のフラグ立て）だけ
を行なうものである。本発明を用いてすべての捕捉と圧
縮が完了すると、アドレス・ラッチ（例えば、８１０）
に含まれる「要置換」信号、圧縮された障害情報、及び
捕捉されたＣＵＴエラー・アドレスを読み出して、例え
ば、要置換Ｙ回路３８０、解析検出回路３８４、解答ラ
ッチ回路３９０１全組合せパターン回路３９５及び要置
換Ｘ回路８８７によってさらに処理される。

その詳細は本発明の一部ではないが、このような追加回
路は、追加の「疎修理」解析、すなわち、利用可能な冗
長構成を利用して修理が行なえるか否かを決定するため
の、「非要置換」に関する障害情報の解析を行なう。

各アドレス・ラッチ８１０を接続する直列経路（図示せ
ず）を用いて捕捉されたＤＵＴアドレスを出力できるこ
とに加えて、マトリックス・セル・ノード８５１にラッ
チされて記憶された、圧縮された障害情報に対応する論
理値″１”を、マスク・イン線及びＹＯＲ線の組合せを
用いて出力することができる。

さらに具体的に述べると、ＡＮＤゲート８９２が、マス
ク・イン線によって処理される列に沿って、そのノード
８６１に論理Ｗｌ＊が記憶されたどのマトリックス・セ
ルに対しても使用可能となるように、要置換Ｘ回路３８
７を使って、順次的な時間的に離れた論理レベル”１″
′を２０本のマスク・イン線８９０（例えば、マスク・
イン−１）のそれぞれに沿って供給することができる。

このようなマトリックス・セルでは、論理値″１″がＡ
ＮＤゲート８９２によってＹＯＲ線に印加される。マス
ク・イン線（例えば、マスク・イン−１）に沿って配列
され、それによって処理される２０個のマトリックス・
セルに対する出力値は、２０本のＹＯＲ線に沿って並列
に読み出される。

すでに述べたように、全エラーの捕捉及び圧縮が圧縮マ
トリックス内に収まるとしても、ＤＵＴが利用可能な冗
長構成によって修理できるとの保証にはならない。−例
を挙げると、例えば、マトリックス・セル２８０（第３
図）内で、第３図に”＊”で示すように３２個のエラー
が捕捉され圧縮され、かつ追加のエラーが捕捉され圧縮
された場合、この圧縮障害情報に関するＤＵＴを利用可
能な冗長構成によって修理することはできない。

第９図は、３つの「要修理」状況を伴う圧縮された障害
情報を有し、かつ冗長修理を行なうために「疎解析」を
さらに必要とする、圧縮マトリックスを簡単に図示した
ものである。さらに具体的には、第９図は、「要置換」
解析で列３及び４と行１２に沿って「要置換」が提示さ
れ、かっ「疎解析」で、さらに追加の列１及び２と行１
３及び１４を用いてうまく修理できることが提示される
状況の例である。

本発明の好ましい実施例によって「要修理冗長解析」を
行なった後に、「疎冗長解析」を行なって最適解を得る
ことができるが、このような場合は、ＩＢＭ　　ＴＤＢ
　　Ｖｏｌ、２９、Ｎｏ、６．１８８６年１１月、ｐｐ
、２７５Ｂ−２７５８に所載の「冗長構成用の最適解生
成回路（ＢＥＳＴＳＯＬｔｌＴＩＯＨＧＥＨＥＲＡＴＯ
ＲＦＯＲＲＥＤＵＮＤＡＮＣＹ）　Ｊ　　（著者不明）
に開示され記述されているような最適解生成回路を使用
できる。

以上本発明の具体的な実施例について説明し図示したが
、本明細書で論じなかった多くの修正及び変更は当業者
ならすぐに思いつくものであり、したがって、特許請求
の範囲はこのような修正及び対等物をもカバーすると解
釈すべきである。

【図面の簡単な説明】

第１図は、冗長解析のための実時間のデータ・エラー捕
捉及び圧縮が可能な、障害情報を捕捉し圧縮するための
装置の好ましい実施例のブロック図である。 第２図は、本発明が適用される、代表的な試験中の装置
のメモリ・アレイ区分に関連する冗長行及び冗長列を示
すブロック図である。 第３図は、本発明の好ましい実施例で圧縮された障害情
報を記録するのに利用される、２０×２０マトリツクス
に相当する圧縮マトリックスを単純化して示した図であ
る。 第４図は、第１図に示したエラー選択ラッチの構造をさ
らに詳細に示すブロック図である。 第５Ａ図は、第３図に示したエリア選択ラッチの１つの
構造をさらに詳細に示すブロック図である。 第５Ｂ図は、第５Ａ図に示したエリア選択ラッチの動作
の説明に役立つ図である。 第６Ａ図は、第５Ａ図に示したマスク比較回路の構造を
さらに詳細に示す論理ゲート図である。 第６Ｂ図は、第５Ａ図に示したマスク比較回路内で使用
されるＡＮＤゲートの構造をさらに詳細に示す論理ゲー
ト図である。 第７図は、本発明の好ましい実施例のセル・エネーブル
／あふれ通知用配置構成のブロック図である。 第８図は、本発明の好ましい実施例の（Ｘ軸）セル選択
の１つ及び２０Ｘ２０マトリツクス・セルの１つの構造
をさらに詳細に示すブロック図及び論理ゲート図である
。 第９図は、圧縮された障害情報を３つの「要修理」状況
で示し、冗長修理を実施するための「疎解析」をさらに
必要とする、圧縮マトリックスを単純化して示した図で
ある。

Claims (23)

【特許請求の範囲】
1. （１）行と列のマトリックスとして配列された複数のメ
   モリ・セルを有し、かつ所定数の冗長行及び所定数の冗
   長列に配列された複数の冗長セルを有するメモリ・アレ
   イのテストから得られる障害情報を冗長修理のために捕
   捉し圧縮する装置であって、 圧縮マトリックス手段内に上記障害情報を捕捉し圧縮す
   る捕捉／圧縮手段を含み、上記圧縮マトリックス手段が
   、上記メモリ・アレイ内のメモリ・セルの数より少ない
   、圧縮行と圧縮列のマトリックスに配列された複数のマ
   トリックス・セルを含み、上記圧縮マトリックス手段内
   の圧縮行の数Ｒが（冗長行の上記の所定数）×（冗長列
   の上記の所定数＋１）に等しく、上記圧縮マトリックス
   手段内の圧縮列の数Ｃが（冗長列の上記所定数）×（冗
   長行の上記の所定数＋１）に等しいことを特徴とする、
   メモリ障害情報を捕捉し圧縮する装置。
2. （２）上記捕捉／圧縮手段が、 メモリ・アレイのテストと同時に上記障害情報を上記圧
   縮マトリックス手段にロードする手段を含むことを特徴
   とする、 請求項１に記載の装置。
3. （３）上記ロード手段が、 上記障害情報の異なる列アドレス部分を記憶し、少なく
   とも上記圧縮列の一部分の各圧縮列にそれを割り当て、
   記憶された列アドレス部分に応じて圧縮列の選択を行な
   う、列選択手段、及び 上記障害情報の異なる行アドレス部分を記憶し、少なく
   とも上記圧縮行の一部分の各圧縮行にそれを割り当て、
   記憶された行アドレス部分に応じて圧縮行の選択を行な
   う、行選択手段 を含むことを特徴とする、請求項２に記載の装置。
4. （４）上記マトリックス・セルが、それぞれ上記圧縮行
   及び圧縮列のうちの選択されたものを用いてセットする
   ことが可能であり、 上記列選択手段が、 各圧縮列ごとに、上記の各圧縮列に沿ってセットされた
   マトリックス・セルの列カウントを維持するための列カ
   ウンタ手段、及び 各圧縮列ごとに、上記の各圧縮列に沿ってセットされた
   マトリックス・セルの上記列カウントを所定の冗長値と
   比較し、上記列カウントが上記冗長値より大きくなった
   とき、上記の各圧縮列の列アドレス部分によって定義さ
   れるメモリ・アレイ列を「要置換」列として指定し、上
   記各圧縮列と同一の列アドレス部分をもつ、後続の障害
   情報の行アドレス部分を記憶することをブロックするた
   めの列比較手段を含み、 上記行選択手段が、 各圧縮行ごとに、上記の各圧縮行に沿ってセットされた
   マトリックス・セルの行カウントを維持するための行カ
   ウンタ手段、及び 各圧縮行ごとに、上記の各圧縮行に沿ってセットされた
   マトリックス・セルの上記行カウントを所定の冗長値と
   比較し、上記行カウントが上記冗長値より大きくなった
   とき、上記の各圧縮行の行アドレス部分によって定義さ
   れるメモリ・アレイ行を「要置換」行として指定し、上
   記各圧縮行と同一の行アドレス部分をもつ、後続の障害
   情報の列アドレス部分を記憶することをブロックするた
   めの行比較手段を含むことを特徴とする、 請求項３に記載の装置。
5. （５）上記装置が、上記の数Ｃ及びＲよりそれぞれ多い
   数の圧縮列及び圧縮行を含み、上記装置がさらに、 所定の圧縮列及び圧縮行からあふれ信号を受け取り、所
   定の圧縮列及び圧縮行からの上記あふれ信号に基づいて
   、所定の圧縮マトリックスの少なくとも１つが圧縮列及
   び圧縮行の上記の数Ｃ及びＲに対応するような、上記圧
   縮マトリックス手段の所定の圧縮マトリックスを定義す
   るためのあふれ手段を含むことを特徴とする、 請求項４に記載の装置。
6. （６）上記の数Ｃ及びＲの圧縮列及び圧縮行を有する上
   記所定の圧縮マトリックスのいずれか１つからのあふれ
   信号は、試験中のメモリ・アレイの修理が、上記所定の
   数の冗長行及び上記所定の数の冗長列を用いて行なえな
   いことを示すことを特徴とする、 請求項５に記載の装置。
7. （７）上記列選択手段が、ブロックされた列アドレス部
   分を除き、順次列アドレス部分をその発生順に記憶する
   ことによって列アドレス部分を記憶し、上記行選択手段
   が、ブロックされた行アドレス部分を除き、順次行アド
   レス部分をその発生順に記憶することによって行アドレ
   ス部分を記憶することを特徴とする、 請求項８に記載の装置。
8. （８）上記装置が、上記メモリ・アレイの上記テストの
   結果生ずるエラー信号の複数のビットを受け取ることが
   でき、上記障害情報の一部分が上記エラー信号の所定ビ
   ットから導出され、上記装置がさらに、 エラー・マスク値を登録するエラー・レジスタ手段、及
   び 上記エラー・マスク値を用いて上記エラー信号の複数の
   ビットのうちのあらかじめ選択されたものをマスクして
   、障害情報の上記部分が上記所定の選択されたエラー信
   号のビットのみから導出されるようにする、エラー比較
   手段を含むことを特徴とする、 請求項７に記載の装置。
9. （９）上記装置が、上記メモリ・アレイの上記テストの
   結果生ずる入力アドレス信号の複数のビットを受け取る
   ことができ、上記障害情報の一部分が上記アドレス信号
   の所定のビットから導出され、上記装置がさらに、 アドレス・マスク値を登録するマスク・レジスタ手段、 エリア値を登録するエリア・レジスタ手段、及び 上記アドレス・マスク値を用いて上記入力アドレス信号
   の複数のビットのうちのあらかじめ選択されたものをマ
   スクして、障害情報の上記部分がアドレス信号の上記所
   定ビットのみから導出されるようにし、アドレス信号の
   上記所定ビットを上記エリア値と比較し、比較で一致し
   たとき、入力アドレス信号が上記装置にとって重要なこ
   とを示すエネーブル信号を出力する、アドレス比較手段
   を含むことを特徴とする、 請求項８に記載の装置。
10. （１０）上記障害情報が、メモリ・セルの障害を表すエ
    ラー値と、上記メモリ・アレイに関する上記障害の列及
    び行アドレス位置をそれぞれ表すｘアドレス部分及びｙ
    アドレス部分を含むことを特徴とする、 請求項９に記載の装置。
11. （１１）上記圧縮マトリックス手段が、Ｒ×Ｃ、Ｒ＾２
    及びＣ＾２のいずれかに等しい数のマトリックス・セル
    を含むことを特徴とする、 請求項１０に記載の装置。
12. （１２）行と列のマトリックスとして配列された複数の
    メモリ・セルを有し、かつ所定数の冗長行及び所定数の
    冗長列に配列された複数の冗長セルを有するメモリ・ア
    レイのテストから得られる障害情報を冗長修理のために
    捕捉し圧縮する方法であって、 圧縮マトリックス手段内の上記障害情報を捕捉し圧縮す
    るステップを含み、上記圧縮マトリックス手段が、上記
    メモリ・アレイ内のメモリ・セルの数より少ない、圧縮
    行及び圧縮列のマトリックスに配列された複数のマトリ
    ックス・セルを含み、上記圧縮マトリックス手段内の圧
    縮行の数Ｒが、（冗長行の上記の所定数）×（冗長列の
    上記の所定数＋１）に等しく、上記圧縮マトリックス手
    段内の圧縮列の数Ｃが（冗長列の上記の所定数）×（冗
    長行の上記の所定数＋１）に等しいことを特徴とする、
    メモリ障害情報を捕捉し圧縮する方法。
13. （１３）上記捕捉・圧縮ステップが、メモリ・プレイの
    テストと同時に上記障害情報を上記圧縮マトリックス手
    段にロードするステップを含むことを特徴とする、 請求項１２に記載の方法。
14. （１４）上記ロード・ステップがさらに、 上記障害情報の異なる列アドレス部分を記憶し、少なく
    とも上記圧縮列の一部分の各圧縮列にそれを割り当て、
    記憶された列アドレス部分に応じて圧縮列を選択するス
    テップ、及び 上記障害情報の異なる行アドレス部分を記憶し、少なく
    とも上記圧縮行の一部分の各圧縮行にそれを割り当て、
    記憶された行アドレス部分に応じて圧縮行を選択するス
    テップを含むことを特徴とする、 請求項１３に記載の方法。
15. （１５）上記マトリックス・セルが、それぞれ上記圧縮
    行及び圧縮列のうちの選択されたものを用いてセットす
    ることが可能であり、 上記の異なる列アドレス部分を記憶し割り当てるステッ
    プが、 各圧縮列ごとに、上記の各圧縮列に沿ってセットされた
    マトリックス・セルの列カウントを維持するステップ、
    及び 各圧縮列ごとに、上記の各圧縮列に沿ってセットされた
    マトリックス・セルの上記列カウントを所定の冗長値と
    比較し、上記列カウントが上記冗長値より大きくなった
    とき、上記の各圧縮列の列アドレス部分によぅて定義さ
    れるメモリ・アレイ列を「要置換」列として指定し、上
    記各圧縮列と同一の列アドレス部分をもつ、後続の障害
    情報の行アドレス部分を記憶することをブロックするス
    テップを含み、 上記の異なる行アドレス部分を記憶し割り当てるステッ
    プが、 各圧縮行ごとに、上記の各圧縮行に沿ってセットされた
    マトリックス・セルの行カウントを維持するステップ、
    及び 各圧縮行ごとに、上記の各圧縮行に沿ってセットされた
    マトリックス・セルの上記行カウントを所定の冗長値と
    比較し、上記行カウントが上記冗長値より大きくなった
    とき、上記の各圧縮行の行アドレス部分によって定義さ
    れるメモリ・アレイ行を「要置換」行として指定し、上
    記各圧縮行と同一の行アドレス部分をもつ、後続の障害
    情報の列アドレス部分を記憶することをブロックするス
    テップを含むことを特徴とする、 請求項１４に記載の方法。
16. （１６）上記の数Ｃ及びＲよりそれぞれ多い数の圧縮列
    及び圧縮行があり、上記方法がさらに、 所定の圧縮列及び圧縮行からあふれ信号を受け取り、所
    定の圧縮列及び圧縮行からの上記あふれ信号に基づいて
    、上記所定の圧縮マトリックスの少なくとも１つが圧縮
    列及び圧縮行の上記の数Ｃ及びＲに対応するような、上
    記圧縮マトリックス手段の所定の圧縮マトリックスを定
    義する、ステップを含むことを特徴とする、 請求項１５に記載の方法。
17. （１７）上記の数Ｃ及びＲの圧縮列及び圧縮行を有する
    上記所定の圧縮マトリックスのいずれか１つからのあふ
    れ信号は、試験中のメモリ・アレイの修理が、上記所定
    の数の冗長行及び上記所定の数の冗長列を用いて行なえ
    ないことを示すことを特徴とする、 請求項１６に記載の方法。
18. （１８）上記列アドレス部分の記憶が、ブロックされた
    列アドレス部分を除き、順次列アドレス部分をその発生
    順に記憶することによって行なわれ、かつ 上記行アドレス部分の記憶が、ブロックされた行アドレ
    ス部分を除き、順次行アドレス部分をその発生順に記憶
    することによって行なわれることを特徴とする、 請求項１７に記載の方法。
19. （１９）上記メモリ・アレイの上記テストの結果生ずる
    エラー信号の複数のビットを受け取ることができ、上記
    障害情報の一部分が上記エラー信号の所定のビットから
    導出され、上記方法がさらに、エラー・マスク値を登録
    するステップ、及び上記エラー・マスク値を用いて上記
    エラー信号の複数のビットのうちのあらかじめ選択され
    たものをマスクして、障害情報の上記部分が上記エラー
    信号の所定のビットのみから導出されるようにするステ
    ップを含むことを特徴とする、 請求項１８に記載の方法。
20. （２０）上記メモリ・アレイの上記テストの結果生ずる
    入力アドレス信号の複数のビットを受け取ることができ
    、上記障害情報の一部分が上記アドレス信号の所定のビ
    ットから導出され、上記方法がさらに、 アドレス・マスク値を登録するステップ、 エリア値を登録するステップ、及び 上記アドレス・マスク値を用いて上記入力アドレス信号
    の複数のビットのうちのあらかじめ選択されたものをマ
    スクして、障害情報の上記部分がアドレス信号の上記所
    定ビットのみから導出されるようにし、アドレス信号の
    上記所定ビットを上記エリア値と比較し、比較で一致し
    たとき、入力アドレス信号が上記装置にとって必要なこ
    とを示すエネーブル信号を出力するステップを含むこと
    を特徴とする、 請求項１９に記載の方法。
21. （２１）上記障害情報が、メモリ・セルの障害を表すエ
    ラー値と、上記メモリ・アレイに関する上記障害の列及
    び行アドレス位置をそれぞれ表すｘアドレス部分及びｙ
    アドレス部分を含むことを特徴とする、 請求項２０に記載の方法。
22. （２２）上記圧縮マトリックス手段が、Ｒ×Ｃ、Ｒ＾２
    及びＣ＾２のいずれかに等しい数のマトリックス・セル
    を含むことを特徴とする、 請求項２１に記載の方法。
23. （２３）行及び列に配列された複数のセルと冗長行及び
    冗長列を有する半導体メモリ・アレイ内の障害セルのテ
    ストを行なうためのテスタであって、上記テスタが、 その行数が（上記アレイ内の冗長行の数）×（上記アレ
    イ内の冗長列の数＋１）に等しく、その列数が（上記ア
    レイ内の冗長列の数）×（上記アレイ内の冗長行の数＋
    １）に等しい、行と列に配列された、アレイ内のセルの
    数より少ない複数のセルを含む障害マトリックスと、 行エネーブル回路及び列エネーブル回路を含み、上記障
    害マトリックスにテスタで検出された障害セルに関する
    情報をロードする手段とを含むことを特徴とするテスタ
    。