JPS63214837A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に、複数個のアドレス
修飾記述子を有する命令の先取シ処理を行なう・臂イデ
ライン処理方式の情報処理装置に関する。

〔従来の技術〕

従来、この種の情報処理装置は、複数個のオペランド、
あるいは、複数の要素を有する複数の第４ランＰ群に対
して、各々のアＰレス修飾の形態を指示するアドレス修
飾記述子を有している。６各のオ（ランド（群）に対す
るアＰレス修飾は。

該アドレス修飾記述子の記述に基づいて行なわれ。

実際の演算対象となるオペランドを得る。命令処理の制
御は、メモリデコーダと呼ばれる。命令語の一部忙よっ
て与えられる読出しアドレスによってアドレス修飾制御
情報の読出しを行なうメモリの出力によりて行なわれる
。このメモリデコーダの検索方法は、メモリの出力をア
ドレス修飾記述子に応じて選択し、該オペランドのアド
レス修飾に必要な情報を得るか、メモリデコーダの出力
を各々のアドレス修飾記述子の処理に必要な形に加エす
ることによってアドレス修飾制御情報を得ていた。この
ため、メモリデコーダの出力に繁雑な論理が必要であっ
た。

〔発明が解決しようとする問題点〕

上述した従来の情報処理装置には、各アドレス修飾記述
子に対するアドレス修飾制御情報を得るために１選択回
路や、メモリデコーダの出力を加工するための繁雑な回
路が必要なため、構造が複雑となり、ハードウェアの増
大をまねく。また。

上記回路のため２回路遅延が増大し、これにより。

装置クロックをあげることが出来ず、装置全体の処理速
度を低下させるという欠点がある。

〔問題点を解決するための手段〕

本発明による情報処理装置は、複数個のアドレス修飾記
述子を有する命令の先取り処理を行なう情報処理装置に
おいて、前記各アドレス修飾記述子によって規定される
アドレス修飾制御情報を保持するメモリと、前記アドレ
ス修飾記述子に対する識別番号を指示し、該識別番号を
前記各アドレス修飾記述子の処理の完了時に更新するカ
ウンタと、該識別番号と命令語の一部の値により生成さ
れた読出しアドレスで、上記メモリから読み出されたア
ドレス修飾制御情報をもとにオペランド処理を行なう手
段とを有している。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図に９本発明の一実施例による情報処理装置の構成
を示すブロック図である。

命令語レジスタ１及びアドレス修飾記述子レジスタ２０
入力端子は、命令取り出しユニット７の出力端子に信号
線７０１を介して接続されている。

記述子カウンタ３および命令語レジスタ１の出力れてい
る。アドレス修飾記述子レジスタ２およびメモリデコー
ダ４の出力端子は、それぞれ信号線２０１および４０２
を介してアドレス演算器６の入力端子に接続されている
。アドレス演算器６の出力端子は、信号線６０１を介し
てメモリバッファユニット８の入力端子に接続されてい
る。メモリデコーダ４の出力端子は、また、信号線４０
１を介してカウンタ制御回路５０入力端子に接続され、
カウンタ制御回路５の出力端子は、制御信号線５０１を
介して記述子カウンタ３の制御入力端子に接続されてい
る。

第２図は、第１図に示された情報処理装置で実行される
命令の一例を示した図である。

命令は、１つの命令語および複数個のアドレス修飾記述
子によって構成されている。各アドレス修飾記述子は、
該命令で用いる各オペラｙｙ群へのアドレス修飾情報を
持ち、情報処理装置は該アドレス修飾情報に基づきオペ
ランドの取り出しを行ない命令の実行を行なう。

次に本実施例の動作について説明する。

命令語およびアドレス修飾記述子は、命令衣シ出しユニ
ット７により主記憶（図示せず）より取り出され、信号
線７０１を介してそれぞれ、命令語レジスタ１およびア
ドレス修飾記述子レジスタ２に格納される。取シ出され
た命令に対する制御は、命令語レジスタ１中の命令語中
の一部の値および記述子カラ／〉３の識別番号によって
番地指定されるメモリデコーダ４の内容によって決定さ
れる。メモリデコーダ４は、アドレス修飾記述子対応の
複数のゾロツクによって構成されており。

記述子カウンタ３の識別番号によって番地指定されるこ
とによって、各アドレス修飾記述子に対応したアドレス
修飾制御情報が得られる。

記述子カウンタ３は、メモリデコーダ４の出力等からカ
ウンタ制御回路５によって制御され、現在処理中のアド
レス修飾記述子の識別番号を示す。

上記の方法によって、得られたアドレス修飾制御情報と
アドレス修飾記述子レジスタ２のアドレス修飾情報にも
とづき、アドレス演算器６によってアドレス計算を行な
い、各オペランドの要求をメモリバッファユニット８に
送出し、命令の実行が行なわれる。

〔発明Ｇ効果〕

以上説明したように本発明は、現在いくつめのアドレス
修飾記述子を処理中であるかを示すカウ／りの値（Ｒ別
番号）を命令コードの一部としてメモリデコーダ中の必
要なアドレス修飾制御情報が格納されている番地を指定
し、アドレス修飾制御情報を得る構造をとることにより
、命令デコード部の構造を簡略化出来、ノ・−ドウエア
量を削減することが出来る。この際、メモリデコーダの
構成によってはメモリ容量が増大してしまうかもしれな
いが、近年の集積技術の進歩によりメモリの集積度が十
分にあがっており、メモリ容量の増大がハードウェア量
におよぼす影響は小さい。また。

構造簡略化によシ２回路遅延を減少させることが出来、
このことにより、装置クロックサイクルをあげることが
出来、装置全体の高速化を計ることが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例による情報処理装置の構成を
示すブロック図、第２図は第１図に示された情報処理装
置で用いられる命令の一例を示す図である。 １・・・命令語レジスタ、２・・・アドレス修飾記述子
レジスタ、３・・・記述子カウンタ、４・・・メモリデ
コーダ、５・・・カウンタ制御回路、６・・・アドレス
演算器、７・・・命令取り出しユニット、８・・・メモ
リバッファユニット。

Claims (1)

【特許請求の範囲】
1. １、複数個のアドレス修飾記述子を有する命令の先取り
   処理を行なう情報処理装置において、前記各アドレス修
   飾記述子によって規定されるアドレス修飾制御情報を保
   持するメモリと、前記アドレス修飾記述子に対する識別
   番号を指示し、該識別番号を前記各アドレス修飾記述子
   の処理の完了時に更新するカウンタと、該識別番号と命
   令語の一部の値により生成された読出しアドレスで、上
   記メモリから読み出されたアドレス修飾制御情報をもと
   にオペランド処理を行なう手段とを有することを特徴と
   する情報処理装置。