JPH0282333A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0282333A JPH0282333A JP63235369A JP23536988A JPH0282333A JP H0282333 A JPH0282333 A JP H0282333A JP 63235369 A JP63235369 A JP 63235369A JP 23536988 A JP23536988 A JP 23536988A JP H0282333 A JPH0282333 A JP H0282333A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は２例えば計算機利用分野におけるメモリ回路
のメモリデータが一時的なビット反転による誤りを蓄積
して、ｖ！４り訂正回路による誤り訂正能力を越えてし
まう（誤り訂正不能と呼ぶ）状態を防止に関するもので
ある。
のメモリデータが一時的なビット反転による誤りを蓄積
して、ｖ！４り訂正回路による誤り訂正能力を越えてし
まう（誤り訂正不能と呼ぶ）状態を防止に関するもので
ある。
一般に高密度化したディジタル回線素子は外的要因２例
えば放射線などの高エネルギー粒子が入射するとディジ
タル回路素子の論理が反転するというソフトエラーと呼
ばれる現象を引き起こす。
えば放射線などの高エネルギー粒子が入射するとディジ
タル回路素子の論理が反転するというソフトエラーと呼
ばれる現象を引き起こす。
このような現象をメモリ素子のような記憶素子に発生し
た場合、装置に重大な支障をきたすことがある。特に宇
宙空間では、高エネルギー粒子入射の確率が高く、信頼
性向上のためにも対策が必要である。
た場合、装置に重大な支障をきたすことがある。特に宇
宙空間では、高エネルギー粒子入射の確率が高く、信頼
性向上のためにも対策が必要である。
上記のことからメモリ回路のソフトエラーを回避するた
めの有効な手段として、 Ｅ ＣＣ（Ｅ ｒｒｏｒＣｏ
ｒｒｅｃｔｉｏｎ Ｃｏｄｅ ：誤り訂正符号）を用い
た回路を利用している。すなわち、必要なデータに対応
した誤り訂正符号（チエツクビット）を冗長符号として
データに付加してメモリ回路に記憶させておき、メモリ
回路から、データとチエツクピットを読み出し比較し、
いずれかに誤りがあれば訂正または検出する回路を追加
して利用している。
めの有効な手段として、 Ｅ ＣＣ（Ｅ ｒｒｏｒＣｏ
ｒｒｅｃｔｉｏｎ Ｃｏｄｅ ：誤り訂正符号）を用い
た回路を利用している。すなわち、必要なデータに対応
した誤り訂正符号（チエツクビット）を冗長符号として
データに付加してメモリ回路に記憶させておき、メモリ
回路から、データとチエツクピットを読み出し比較し、
いずれかに誤りがあれば訂正または検出する回路を追加
して利用している。
第２図（よ従来のメモリ回路を示す構成図であり。
図において（１）はアドレスバス、 （２１はアドレス
バス（１）によりアドレスを指定されるＲ Ａ Ｍ （
ＲａｍｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ） 、 （３
）はＲＡ Ｍ （２１のデータを入出力する双方向性の
メモリデータバス、（４）はＲＡ Ｍ （２１のチエツ
クピットを入出力する双方向性のメモリチェックビット
バス、 ［５１はメモリデータバスｆ３１とメモリチェ
ックビットバス（４）にデータを入出力するＥＣＣ回路
、（６）はＥＣＣ回路（５）で誤り訂正したデータを出
力する誤り訂正データバス、 （１３）は。
バス（１）によりアドレスを指定されるＲ Ａ Ｍ （
ＲａｍｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ） 、 （３
）はＲＡ Ｍ （２１のデータを入出力する双方向性の
メモリデータバス、（４）はＲＡ Ｍ （２１のチエツ
クピットを入出力する双方向性のメモリチェックビット
バス、 ［５１はメモリデータバスｆ３１とメモリチェ
ックビットバス（４）にデータを入出力するＥＣＣ回路
、（６）はＥＣＣ回路（５）で誤り訂正したデータを出
力する誤り訂正データバス、 （１３）は。
このデータに対応してＥＣＣ回＃ （５１で誤り訂正に
用いるチエツクピットを生成してＲＡＭに記憶するため
の書込みデータバス、 （１５）はＥＣＣ回路で誤りを
検出したときに信号を出力する誤り検出信号出力、 （
１６）はＲＡ Ｍ （２］およびＥＣＣ回路（５）を制
御するメモリ制御バスである。
用いるチエツクピットを生成してＲＡＭに記憶するため
の書込みデータバス、 （１５）はＥＣＣ回路で誤りを
検出したときに信号を出力する誤り検出信号出力、 （
１６）はＲＡ Ｍ （２］およびＥＣＣ回路（５）を制
御するメモリ制御バスである。
従来のメモリ回路は上記のように構成されている。次に
動作について説明する。
動作について説明する。
ＲＡ Ｍ ＋２１にデータを書込む場合、外部よりＲＡ
Ｍ（２）に書込むべきアドレスをアドレスバス（１）に
与える。書込むべきデータは書込みデータバス（１３）
に与える。また、書込み要求信号をメモリ制御バス（１
６）に与える。ここでＥＣＣ回路（５）は、上記メモリ
制御バス（１６）の書込み要求信号により、書込みデー
タバス（１３）のデータに対応したチエツクピットを生
成し、書込みデータをメモリデータバス（３）に、また
生成したチエツクピットをメモリチェックビットバス（
４）に与える。ＲＡ Ｍ （２＋は上記で指定したアド
レスにＥＣＣ回路（５）で与えられたメモリデータバス
（３）のデータとメモリチェックビットバス（４）のチ
エツクピットをメモリ制御バス（１Ｂ）の書込み要求信
号によって書込む。
Ｍ（２）に書込むべきアドレスをアドレスバス（１）に
与える。書込むべきデータは書込みデータバス（１３）
に与える。また、書込み要求信号をメモリ制御バス（１
６）に与える。ここでＥＣＣ回路（５）は、上記メモリ
制御バス（１６）の書込み要求信号により、書込みデー
タバス（１３）のデータに対応したチエツクピットを生
成し、書込みデータをメモリデータバス（３）に、また
生成したチエツクピットをメモリチェックビットバス（
４）に与える。ＲＡ Ｍ （２＋は上記で指定したアド
レスにＥＣＣ回路（５）で与えられたメモリデータバス
（３）のデータとメモリチェックビットバス（４）のチ
エツクピットをメモリ制御バス（１Ｂ）の書込み要求信
号によって書込む。
ＲＡ Ｍ （２１のデータを読出す場合、外部より読出
すべきアドレスをアドレスバス（１）に与える。また読
出し要求信号をメモリ制御バス（１６）に与える。
すべきアドレスをアドレスバス（１）に与える。また読
出し要求信号をメモリ制御バス（１６）に与える。
このメモリ制御バス（１６）の読出し要求信号によりＲ
Ａ Ｍ （２１は記憶データをメモリデータバス（３）
に出力し、また記憶チエツクビットをメモリチェックビ
ットバス（４）に出力する。ここでＥＣＣ回＃Ｉ（５１
は。
Ａ Ｍ （２１は記憶データをメモリデータバス（３）
に出力し、また記憶チエツクビットをメモリチェックビ
ットバス（４）に出力する。ここでＥＣＣ回＃Ｉ（５１
は。
メモリ制御バス（１６）の読出し要求信号により上記メ
モリデータバス（３）のデータと上記メモリチェックビ
ットバス（４）のチエツクピットを比較して誤り検出を
行う。このとき誤りが検出されなければ。
モリデータバス（３）のデータと上記メモリチェックビ
ットバス（４）のチエツクピットを比較して誤り検出を
行う。このとき誤りが検出されなければ。
ＥＣＣ回路（５）は正常データを誤り訂正データバス（
６）に出力する。一方、ＥＣＣ回路（５）で誤りが検出
された場合で、誤り訂正可能のときはＥＣＣ回路（５）
により誤り訂正が実行され誤り訂正データバス（６）に
訂正して正常データとしたものを出力する。
６）に出力する。一方、ＥＣＣ回路（５）で誤りが検出
された場合で、誤り訂正可能のときはＥＣＣ回路（５）
により誤り訂正が実行され誤り訂正データバス（６）に
訂正して正常データとしたものを出力する。
また、同時に誤り検出信号を誤り検出信号出力（１５）
に出力する。もう一方、ＥＣＣ回路（５）で誤り訂正不
能なときはＥＣＣ回路（５）は誤りを含んだままのデー
タを誤り訂正データバス（６）に出力してしまう。
に出力する。もう一方、ＥＣＣ回路（５）で誤り訂正不
能なときはＥＣＣ回路（５）は誤りを含んだままのデー
タを誤り訂正データバス（６）に出力してしまう。
上記のメモリ回路は以上のように構成されているので、
ＥＣＣ回路の誤り訂正能力を越える誤り訂正はできなか
った。しかし一般に、ＲＡＭが１回の外的要因で発生す
るソフトエラーは、多くの場合が単一ビット誤りである
ことが知られている。
ＥＣＣ回路の誤り訂正能力を越える誤り訂正はできなか
った。しかし一般に、ＲＡＭが１回の外的要因で発生す
るソフトエラーは、多くの場合が単一ビット誤りである
ことが知られている。
ＥＣＣ回路で誤り訂正能力を越えるような多重ビット誤
りは、単一ビット誤りが同一アドレスに蓄積によって発
生ずることと考えられる。よって。
りは、単一ビット誤りが同一アドレスに蓄積によって発
生ずることと考えられる。よって。
単一ビット誤りが蓄積するという課題があった。
この発明に係るメモリ回路は、ＲＡＭから読出したデー
タに誤りが発生したとき、ＥＣＣ回路で誤りを検出、訂
正する。そのとき、この誤り訂正データをＲＡＭに再び
書込むようにして、誤りデータの蓄積を防ぎ、誤り訂正
不能を防止したものである。
タに誤りが発生したとき、ＥＣＣ回路で誤りを検出、訂
正する。そのとき、この誤り訂正データをＲＡＭに再び
書込むようにして、誤りデータの蓄積を防ぎ、誤り訂正
不能を防止したものである。
乙の発明におけるＥＣＣ回路では、ＲＡＭの誤りデータ
を検出し、誤りを訂正したとき、この誤り訂正データを
、誤り検出信号をトリガにしてレジスタによって保存す
る。このレジスタのソフトエラーによる誤りを防ぐため
、レジスタを３重にし、その出力を多数決論理をとり、
この出力をＥＣＣ回路からＲ，ＡＭに再び書込むように
している。
を検出し、誤りを訂正したとき、この誤り訂正データを
、誤り検出信号をトリガにしてレジスタによって保存す
る。このレジスタのソフトエラーによる誤りを防ぐため
、レジスタを３重にし、その出力を多数決論理をとり、
この出力をＥＣＣ回路からＲ，ＡＭに再び書込むように
している。
また、ＲＡＭへの書込み信号は、誤り検出信号から生成
するようにしている。
するようにしている。
以下、この発明の一実施例について説明する。
第１図において、（１）から（６）までと（１３１、（
１５） 、 （１６）；よ上記従来のメモリ回路と全く
同一なものである。
１５） 、 （１６）；よ上記従来のメモリ回路と全く
同一なものである。
（７）はＥＣＣ回路（５）で誤り訂正したデータを与え
た誤り訂正データバス（６）を入力した第１のレジスタ
で、（８）は上記第１のレジスタ（７）と同様な入力を
持つ第２のレジスタで、（９）は上記第１のレジスタ（
７）と同様な入力を持つ第３のレジスタで、００）は上
記第１のレジスタ（７）と上記第２のレジスタ（８）と
上記第３のレジスタ（９）を入力し多数決論理を採る多
数決回路で、 （１１）は上記誤り訂正データバス（６
）の信号と上記多数決回路α０）の出力信号を選択する
第１のセレクタで、 （１２）は上記第１のセレクタ（
１１）の出力信号が与えられる読出しデータバスで、
（１４）は書込みデータバス（１３）のデータと多数決
回路叫の出力を選択し、出力をＥＣＣ回路（５）に与え
る第２のセレクタで、 （１７）、ばメモリ制御信号（
１６）とＥＣＣ回路（５）で誤りを検出したとき発生す
る誤り検出信号出力（１５）を入力としてＲＡ Ｍ （
２］とＥＣＣ回路（５）の制御信号を生成ずろ再書込み
制御回路で。
た誤り訂正データバス（６）を入力した第１のレジスタ
で、（８）は上記第１のレジスタ（７）と同様な入力を
持つ第２のレジスタで、（９）は上記第１のレジスタ（
７）と同様な入力を持つ第３のレジスタで、００）は上
記第１のレジスタ（７）と上記第２のレジスタ（８）と
上記第３のレジスタ（９）を入力し多数決論理を採る多
数決回路で、 （１１）は上記誤り訂正データバス（６
）の信号と上記多数決回路α０）の出力信号を選択する
第１のセレクタで、 （１２）は上記第１のセレクタ（
１１）の出力信号が与えられる読出しデータバスで、
（１４）は書込みデータバス（１３）のデータと多数決
回路叫の出力を選択し、出力をＥＣＣ回路（５）に与え
る第２のセレクタで、 （１７）、ばメモリ制御信号（
１６）とＥＣＣ回路（５）で誤りを検出したとき発生す
る誤り検出信号出力（１５）を入力としてＲＡ Ｍ （
２］とＥＣＣ回路（５）の制御信号を生成ずろ再書込み
制御回路で。
（ｊ８）は上記再書込み制御回路（１７）で生成した制
御信号をｒ（Ａ Ｍ （２１とＥＣＣ回路（５）に入力
した再書込み制御回路である。
御信号をｒ（Ａ Ｍ （２１とＥＣＣ回路（５）に入力
した再書込み制御回路である。
上記のように構成されたメモリ回路において。
ＲＡ、 Ｍ （２１にデータを書込む場合、外部からＲ
ＡＭ（２）に書込みアドレスをアドレスバス（１）によ
り指定する。同時に書込むべきデータを書込みデータバ
ス（１３）に与える。またメモリへの書込み要求をメモ
リ制御バス（１６）に与える。メモリ制御バス（１６）
の書込み要求信号は、再書込み制御回路（１７）により
書込み要求信号を再書込み制御バス（１８）に与え。
ＡＭ（２）に書込みアドレスをアドレスバス（１）によ
り指定する。同時に書込むべきデータを書込みデータバ
ス（１３）に与える。またメモリへの書込み要求をメモ
リ制御バス（１６）に与える。メモリ制御バス（１６）
の書込み要求信号は、再書込み制御回路（１７）により
書込み要求信号を再書込み制御バス（１８）に与え。
ＲＡ Ｍ （２１とＥＣＣ回路（５）に入力される。こ
の書込み要求信号ではＥＣＣ回路（５）が誤り検出信号
を出力しないので、第２のセレクタ（］４）が書込みデ
ータバス（１３）の方を選択したＥＣＣ回路（５）に書
込みデータが入力される。またＥＣＣ回路（５）は書込
み要求信号によりチエツクピット生成状態となっている
。よってＥＣＣ回路（５）はデータをメモリデータパス
（３）に、チエツクピットをメモリチエツクピットバス
（４）に与える。ＲＡ Ｍ （２１は上記メモリデータ
バス（３）のデータと、上記メモリチェックビットバス
（４）のチエツクピットを再書込み制御バス（１８）の
書込み要求信号により書込まれる。以上の動作は上記従
来のメモリ回路と同様である。
の書込み要求信号ではＥＣＣ回路（５）が誤り検出信号
を出力しないので、第２のセレクタ（］４）が書込みデ
ータバス（１３）の方を選択したＥＣＣ回路（５）に書
込みデータが入力される。またＥＣＣ回路（５）は書込
み要求信号によりチエツクピット生成状態となっている
。よってＥＣＣ回路（５）はデータをメモリデータパス
（３）に、チエツクピットをメモリチエツクピットバス
（４）に与える。ＲＡ Ｍ （２１は上記メモリデータ
バス（３）のデータと、上記メモリチェックビットバス
（４）のチエツクピットを再書込み制御バス（１８）の
書込み要求信号により書込まれる。以上の動作は上記従
来のメモリ回路と同様である。
ＲＡ Ｍ （２１のデータを読出す場合２外部からＲＡ
Ｍ（２）に読出しアドレスをアドレスバス（１）により
指定する。まｔこメモリへの読出し要求信号をメモリ制
御バス（１６）に与える。メモリ制御バス（１６）の読
出し要求信号は再書込み制御回路（１７）により読出し
要求信号を再書込み制御バス（１８）に与えＲＡＭ（２
）とＥＣＣ回＠ （５１に入力される。乙の読出し要求
信号によりＲＡ Ｍ （２）は上記のアドレスバス（１
）に指定したデータをメモリデータ（３）とチエツクピ
ットをメモリチェックビットバス（４）に与える。ＥＣ
Ｃ回路（５）では、このメモリデータバス（３）のデー
タとメモリチェックビットバス（４）のチエツクピット
を比較して誤り検出、訂正を行う。ＥＣＣ回路（５］で
誤りを検出されないデータは、誤り訂正データバス（６
）に与えられ第１のセレクタ（１１）に入力される。
Ｍ（２）に読出しアドレスをアドレスバス（１）により
指定する。まｔこメモリへの読出し要求信号をメモリ制
御バス（１６）に与える。メモリ制御バス（１６）の読
出し要求信号は再書込み制御回路（１７）により読出し
要求信号を再書込み制御バス（１８）に与えＲＡＭ（２
）とＥＣＣ回＠ （５１に入力される。乙の読出し要求
信号によりＲＡ Ｍ （２）は上記のアドレスバス（１
）に指定したデータをメモリデータ（３）とチエツクピ
ットをメモリチェックビットバス（４）に与える。ＥＣ
Ｃ回路（５）では、このメモリデータバス（３）のデー
タとメモリチェックビットバス（４）のチエツクピット
を比較して誤り検出、訂正を行う。ＥＣＣ回路（５］で
誤りを検出されないデータは、誤り訂正データバス（６
）に与えられ第１のセレクタ（１１）に入力される。
しかも誤りを検出されない場合は、第１のセレクタ（１
１）で選択する出力データが、誤り訂正データバス（６
）のデータを読出しデータバス（１２）に出力すること
になる。次にＲＡ Ｍ （２１から読出したメモリデー
タバス（３）のデータとメモリチェックビットバス（４
）のチエツクピットをＥＣＣ回路（５）で比較したとき
誤りが検出された場合、ＥＣＣ回路（５）は誤り訂正機
能によりメモリデータの誤りを訂正したデータを誤り訂
正データバス（６）に出力すると同時に。
１）で選択する出力データが、誤り訂正データバス（６
）のデータを読出しデータバス（１２）に出力すること
になる。次にＲＡ Ｍ （２１から読出したメモリデー
タバス（３）のデータとメモリチェックビットバス（４
）のチエツクピットをＥＣＣ回路（５）で比較したとき
誤りが検出された場合、ＥＣＣ回路（５）は誤り訂正機
能によりメモリデータの誤りを訂正したデータを誤り訂
正データバス（６）に出力すると同時に。
誤り検出信号を誤り検出信号出力（１５）に出力する。
誤り検出信号出力（１５）をトリガにて誤り訂正データ
バス（６）のデータを第１のレジスタ（７］と第２のレ
ジスタ（８）と第３のレジスタ（９）でラッチされる。
バス（６）のデータを第１のレジスタ（７］と第２のレ
ジスタ（８）と第３のレジスタ（９）でラッチされる。
このラッチされた３つのレジスタの出力は多数決回路（
１０１に入力され多数決論理が採られる。これはレジス
タに発生するソフトエラーの対策によるものである。こ
の多数決回路ＱＯＩの出力信号は第１のセレクタ（１１
）に入力される。第１のセレクタ（１１）は上記の誤り
検出信号出力（１５）により、多数決回路００）の出力
信号が選択されるようになり、誤りを訂正してレジスタ
によって保存し、多数決論理を採ったデータが読出しデ
ータバス（１２）に出力される。
１０１に入力され多数決論理が採られる。これはレジス
タに発生するソフトエラーの対策によるものである。こ
の多数決回路ＱＯＩの出力信号は第１のセレクタ（１１
）に入力される。第１のセレクタ（１１）は上記の誤り
検出信号出力（１５）により、多数決回路００）の出力
信号が選択されるようになり、誤りを訂正してレジスタ
によって保存し、多数決論理を採ったデータが読出しデ
ータバス（１２）に出力される。
一方、多数決口＊ ＱＯＩの出力信号は、第２のセレク
タ（１４）にも入力される。第２のセレクタ（１４）は
上記の誤り検出信号出力（１５）により多数決回路００
）の出力信号と選択するようにしているので、この信号
がＥＣＣ回路（５）に入力される。ことて再書込み制御
回路（１７）は、上記の誤り検出信号出力（１５）によ
り、再書込み要求信号を再書込み制御バス（１８）に与
えられる。この再書込み制御バス（１８）の再書込み要
求信号によりＥＣＣ回路（５）は、第２のセレクタ（１
４）で選択した多数決回路００１の出力データを入力さ
れ、このデータに対応したチエツクピットを生成し、デ
ータをメモリデータバス（１３）に、チエツクピットを
メモリチェックビットバス（４）に与える。ＲＡ Ｍ
＋２１は再書込み制御バス（１８）の再書込み要求信号
により、ＥＣＣ回路（５）で与えたデータとチエツクピ
ットを再書込みを実行し誤りデータを訂正し、正しいデ
ータがＲＡ Ｍ （２］に書込まれたことになる。ただ
しＥＣＣ回路（５）で誤りを訂正できないようなデータ
は従来技術と同様に誤りデータが読出しデータ（１２）
に出力することになる。
タ（１４）にも入力される。第２のセレクタ（１４）は
上記の誤り検出信号出力（１５）により多数決回路００
）の出力信号と選択するようにしているので、この信号
がＥＣＣ回路（５）に入力される。ことて再書込み制御
回路（１７）は、上記の誤り検出信号出力（１５）によ
り、再書込み要求信号を再書込み制御バス（１８）に与
えられる。この再書込み制御バス（１８）の再書込み要
求信号によりＥＣＣ回路（５）は、第２のセレクタ（１
４）で選択した多数決回路００１の出力データを入力さ
れ、このデータに対応したチエツクピットを生成し、デ
ータをメモリデータバス（１３）に、チエツクピットを
メモリチェックビットバス（４）に与える。ＲＡ Ｍ
＋２１は再書込み制御バス（１８）の再書込み要求信号
により、ＥＣＣ回路（５）で与えたデータとチエツクピ
ットを再書込みを実行し誤りデータを訂正し、正しいデ
ータがＲＡ Ｍ （２］に書込まれたことになる。ただ
しＥＣＣ回路（５）で誤りを訂正できないようなデータ
は従来技術と同様に誤りデータが読出しデータ（１２）
に出力することになる。
以上のようにこの発明によれば、ＲＡＭに発生したソフ
トエラーによる誤りを検出した時点で。
トエラーによる誤りを検出した時点で。
誤り訂正をして正常データをＲＡＭに再書込みするよう
に構成したので、誤りのピットの蓄積による誤り訂正不
能を防止することができ、また再書込みの際に使用する
レジスタの誤りを多数決回路を用いて訂正するように構
成したので、比較的に簡単な誤り訂正回路でも使用でき
、メモリデータの信頼性の高いものが得られるという効
果がある。
に構成したので、誤りのピットの蓄積による誤り訂正不
能を防止することができ、また再書込みの際に使用する
レジスタの誤りを多数決回路を用いて訂正するように構
成したので、比較的に簡単な誤り訂正回路でも使用でき
、メモリデータの信頼性の高いものが得られるという効
果がある。
第１図はこの発明の一実施例によるメモリ回路を示す構
成図、第２図は従来のメモリ回路を示す構成図である。 図において、（１）はアドレスバス、 （２１はＲＡＭ
。 （３１はメモリデータバス、 （４１はメモリチェック
ビットバス、（５）はＥＣＣ回路、（６）は誤り訂正デ
ータバス、 （７１は第１のレジスタ、 （８１は第２
のレジスタ。 （９）は第３のレジスタ、ＱＯ）は多数決回路、 （Ｉ
ｌｌは第１のセレクタ、 （１２）は読出しデータバス
、 （１３）は書込みデータバス、 （１４）は第２の
セレクタ、 （１５）は誤り検出信号出力、 （１Ｂ）
はメモリ制御バス、 （１７）は再書込み制御回路、
（１８）は再書込み制御バスである。 なお２図中、同一符号は同一、又は相当部分を示す。
成図、第２図は従来のメモリ回路を示す構成図である。 図において、（１）はアドレスバス、 （２１はＲＡＭ
。 （３１はメモリデータバス、 （４１はメモリチェック
ビットバス、（５）はＥＣＣ回路、（６）は誤り訂正デ
ータバス、 （７１は第１のレジスタ、 （８１は第２
のレジスタ。 （９）は第３のレジスタ、ＱＯ）は多数決回路、 （Ｉ
ｌｌは第１のセレクタ、 （１２）は読出しデータバス
、 （１３）は書込みデータバス、 （１４）は第２の
セレクタ、 （１５）は誤り検出信号出力、 （１Ｂ）
はメモリ制御バス、 （１７）は再書込み制御回路、
（１８）は再書込み制御バスである。 なお２図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 外部からアドレスを指定するための信号を通すアドレス
バスと、アドレスバスに接続したメモリ回路と、上記メ
モリ回路に接続した双方向のメモリデータバスと、上記
メモリ回路に接続した双方向のメモリチェックビットバ
スと、上記メモリデータバスおよび上記メモリチェック
ビットバスに接続したＥＣＣ回路と、上記ＥＣＣ（Ｅｒ
ｒａｒＣｏｒｒ−ｅｉｔｉｏｎＣｏｄｅ）回路の出力に
接続した誤り訂正データバスと、上記誤り訂正データバ
スに接続した第１のレジスタと、上記誤り訂正データバ
スに接続した第２のレジスタと、上記誤り訂正データバ
スに接続した第３のレジスタと、上記第１のレジスタの
出力および上記第２のレジスタの出力および上記第３の
レジスタの出力に接続した多数決回路と、上記多数決回
路の出力および誤り訂正データバスに入力信号として接
続した第１のセレクタと、上記第１のセレクタの出力に
接続した読出しデータバスと、外部からデータを書込む
ために入力信号として接続した書込みデータバスと、上
記書込みデータバスおよび上記多数決回路の出力を入力
信号とし上記ＥＣＣ回路に入力した第２のセレクタと、
上記ＥＣＣ回路から信号を出力し上記第１のレジスタお
よび上記第２のレジスタおよび上記第３のレジスタおよ
び上記第１のセレクタおよび上記第２のセレクタに接続
し外部に通知する誤り検出信号と、外部からメモリを制
御する信号を通すメモリ制御バスと、上記メモリ制御バ
スに接続し、上記誤り検出信号を入力した再書込み制御
回路と、上記再書込み制御回路の出力を上記ＲＡＭおよ
び上記ＥＣＣ回路に接続した再書込み制御バスを備えた
ことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235369A JPH0282333A (ja) | 1988-09-20 | 1988-09-20 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235369A JPH0282333A (ja) | 1988-09-20 | 1988-09-20 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282333A true JPH0282333A (ja) | 1990-03-22 |
Family
ID=16985066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235369A Pending JPH0282333A (ja) | 1988-09-20 | 1988-09-20 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282333A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022084150A (ja) * | 2020-11-26 | 2022-06-07 | 富士通株式会社 | 情報処理装置及び情報処理方法 |
| JPWO2023161758A1 (ja) * | 2022-02-25 | 2023-08-31 |
-
1988
- 1988-09-20 JP JP63235369A patent/JPH0282333A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022084150A (ja) * | 2020-11-26 | 2022-06-07 | 富士通株式会社 | 情報処理装置及び情報処理方法 |
| JPWO2023161758A1 (ja) * | 2022-02-25 | 2023-08-31 |
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