JPS63234548A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS63234548A JPS63234548A JP62067934A JP6793487A JPS63234548A JP S63234548 A JPS63234548 A JP S63234548A JP 62067934 A JP62067934 A JP 62067934A JP 6793487 A JP6793487 A JP 6793487A JP S63234548 A JPS63234548 A JP S63234548A
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- JP
- Japan
- Prior art keywords
- film
- insulating film
- conductive layer
- refractive index
- etching
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/952—Utilizing antireflective layer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、上下の配線層間の電気的接触を得るための
層間絶縁膜の段差部での導電層配線膜厚が薄くなるのを
防止するようにした半導体素子の製造方法に関する。
層間絶縁膜の段差部での導電層配線膜厚が薄くなるのを
防止するようにした半導体素子の製造方法に関する。
（従来の技術）
従来のアルミ金属化中におけるＤＣバイアススバタリン
グの影響に関しては、５ｏｌｉｄ ５ｔａｔｅ Ｔｅｃ
ｈｎｏｌｏｇｙ（ソリッドステイトチクノロソー） Ｊ
ａｎｕａｒｙ １９８４ 。
グの影響に関しては、５ｏｌｉｄ ５ｔａｔｅ Ｔｅｃ
ｈｎｏｌｏｇｙ（ソリッドステイトチクノロソー） Ｊ
ａｎｕａｒｙ １９８４ 。
Ｐ１３５〜Ｐ１３８に記載されている。
第３図は従来の半導体素子の製造方法において、上下２
層の導電層間の電気的接触を得るための製造工程を示し
たものである。
層の導電層間の電気的接触を得るための製造工程を示し
たものである。
まず、第３図（＆）に示すように、下層の導電層（アル
ミ、ポリ−シリコンなど）１１の配線形成の後に絶縁膜
（ＰＳＧまたはＢＰＳＧ）１２’ｅＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ 、化学
的気相成長）で８００ＯＡ成長させ、その後通常のホ）
ＩＪソ工程によりレジスト１３をノンターニングして
孔１４を設け、このレソスト１３をマスクにしてプラズ
マドライエツチングで絶縁膜１２をエツチングすると、
第３図（ＩＬ）のごとくになる。
ミ、ポリ−シリコンなど）１１の配線形成の後に絶縁膜
（ＰＳＧまたはＢＰＳＧ）１２’ｅＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ 、化学
的気相成長）で８００ＯＡ成長させ、その後通常のホ）
ＩＪソ工程によりレジスト１３をノンターニングして
孔１４を設け、このレソスト１３をマスクにしてプラズ
マドライエツチングで絶縁膜１２をエツチングすると、
第３図（ＩＬ）のごとくになる。
この後レジスト１３を除去し、第３図（ｂ）のようにス
パッタリングにより上層の導電層１５を７００ＯＡ成長
した後に、通常のホトリソエツチングにょシ、上層の配
線を形成する。
パッタリングにより上層の導電層１５を７００ＯＡ成長
した後に、通常のホトリソエツチングにょシ、上層の配
線を形成する。
また、下層の配線層１１がポリ−シリコンなどの高融点
である材質の場合には、ＰＳＧ （またはＢＰＳＧ）
による絶縁膜１２を８ｏｏ〜１ｏｏｏ℃で溶融させ、急
峻な段差をゆるやかにした後に、第３図（Ｃ）に示すよ
うに上層の導電層１５を成長させる。
である材質の場合には、ＰＳＧ （またはＢＰＳＧ）
による絶縁膜１２を８ｏｏ〜１ｏｏｏ℃で溶融させ、急
峻な段差をゆるやかにした後に、第３図（Ｃ）に示すよ
うに上層の導電層１５を成長させる。
（発明が解決しよりとする問題点）
しかし、このような従来の製造方法では、第３図（ａ）
の孔１４０部分の絶縁膜１２の段差部では、スパッタリ
ング法のいわゆるシャド効果により段差部側壁部におけ
る上層の導電Ｆ＠１５は、第３図（ｂ）の１５ａ（以下
薄い厚膜という）のように膜厚が薄くなる。この膜厚が
薄いことで、この薄い厚膜１５ａの部分では電流密度が
高（なシ、エレクトロマイグレーションにより導電層断
線などが起り、素子配線の信頼性低下につながる。
の孔１４０部分の絶縁膜１２の段差部では、スパッタリ
ング法のいわゆるシャド効果により段差部側壁部におけ
る上層の導電Ｆ＠１５は、第３図（ｂ）の１５ａ（以下
薄い厚膜という）のように膜厚が薄くなる。この膜厚が
薄いことで、この薄い厚膜１５ａの部分では電流密度が
高（なシ、エレクトロマイグレーションにより導電層断
線などが起り、素子配線の信頼性低下につながる。
また、下層の導電層１１がポリ−シリコンなどの高融点
である材質のときは、絶縁膜（ＰＳＧ）１２を８００〜
１０００℃の高温の熱処理で溶融させ、急峻な段差をな
だらかにしているが、半導体基板に不純物イオン注入法
で形成された拡散層不純物をさらに拡散させ、ＭＯＳ）
ランソスタ素子などの特性劣化につながっている。
である材質のときは、絶縁膜（ＰＳＧ）１２を８００〜
１０００℃の高温の熱処理で溶融させ、急峻な段差をな
だらかにしているが、半導体基板に不純物イオン注入法
で形成された拡散層不純物をさらに拡散させ、ＭＯＳ）
ランソスタ素子などの特性劣化につながっている。
この発明は、前記従来技術がもっている問題点のうち、
層間絶縁膜の段差部で導電層配ａｍ厚が薄くなるという
問題点と、配線下側のＭＯＳ）ランソスタ素子などの特
性劣化を起こす点について解決した半導体素子の製造方
法を提供するもので ・ある。
層間絶縁膜の段差部で導電層配ａｍ厚が薄くなるという
問題点と、配線下側のＭＯＳ）ランソスタ素子などの特
性劣化を起こす点について解決した半導体素子の製造方
法を提供するもので ・ある。
（問題点を解決するための手段〕
この発明は半導体素子の製造方法において、第１の導′
ＲＬ層配線を形成した後に膜厚方向に徐々に屈折率が変
化するシリコン窒化膜とシリコン酸化膜とで構成させる
絶縁層を形成する工程と、絶縁膜の屈折□率変化に対し
て膜上方の屈折率の膜に対してエツチングレ−トが大き
くかつ膜下方の屈折率の膜に対してエツチングレートが
小さいエツチング溶液を付ける工程とを導入したもので
ある。
ＲＬ層配線を形成した後に膜厚方向に徐々に屈折率が変
化するシリコン窒化膜とシリコン酸化膜とで構成させる
絶縁層を形成する工程と、絶縁膜の屈折□率変化に対し
て膜上方の屈折率の膜に対してエツチングレ−トが大き
くかつ膜下方の屈折率の膜に対してエツチングレートが
小さいエツチング溶液を付ける工程とを導入したもので
ある。
（作 用）
この発明によれば、半導体素子の製造方法において、以
上のような工程を導入したので、導電層間の絶縁膜を一
様な膜質ではなく、膜厚方向に徐々に膜質を変えて形成
し、所定のエツチングレートに対して膜厚方向でエツチ
ングレートが違うように絶縁膜が成長され、エツチング
時に絶縁膜は上方にいくにしたがってエツチングされ、
急峻な段差がゆるやかな斜面になり、したがって、前記
問題点が除去できる。
上のような工程を導入したので、導電層間の絶縁膜を一
様な膜質ではなく、膜厚方向に徐々に膜質を変えて形成
し、所定のエツチングレートに対して膜厚方向でエツチ
ングレートが違うように絶縁膜が成長され、エツチング
時に絶縁膜は上方にいくにしたがってエツチングされ、
急峻な段差がゆるやかな斜面になり、したがって、前記
問題点が除去できる。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｃ）はその一実施例の工程説明図である。
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｃ）はその一実施例の工程説明図である。
まず、第１図（ａ）に示すように、Ｓｉ基板５上に５ｉ
ｎ２による１絶縁層６を形成し、この絶縁層６上に下層
の導電潜記′ａ（アルミ、ポリ−シリコンなど）１を形
成した後に、絶縁膜２’ｅ８０００Ａ成長する。
ｎ２による１絶縁層６を形成し、この絶縁層６上に下層
の導電潜記′ａ（アルミ、ポリ−シリコンなど）１を形
成した後に、絶縁膜２’ｅ８０００Ａ成長する。
ただし、絶縁膜２はプラズマＣＶＤによるシリコン窒化
膜（以下Ｐ −ＳｉＮという）とプラズマＣＶＤによる
シリコン酸化窒化膜（以下Ｐ −５ｉＯＮ という）
によ）構成している。
膜（以下Ｐ −ＳｉＮという）とプラズマＣＶＤによる
シリコン酸化窒化膜（以下Ｐ −５ｉＯＮ という）
によ）構成している。
この絶縁膜２の成長方法は以下の通シである。
すなわち、まず、プラズマＣＶＤ成長条件のうち放電出
力の１３２Ｗと反応圧力１．９Ｔｏｒｒと、成長温度３
８０℃は１足する。
力の１３２Ｗと反応圧力１．９Ｔｏｒｒと、成長温度３
８０℃は１足する。
膜成長開始から膜厚が１００ＯＡ程度になるまでは、Ｓ
ｉＨ，流量＝ １３０ Ｂｅａｍ、 ＮＨ３流量＝８０
０８ｃｃｍで成長する。この成長時間は４分程度である
。
ｉＨ，流量＝ １３０ Ｂｅａｍ、 ＮＨ３流量＝８０
０８ｃｃｍで成長する。この成長時間は４分程度である
。
続いて、次の４分間でＮＨ３流量を８００ ａｃｃｍか
ら１８００ｇｃｃｍ Ｋ徐々に増加していく。これで膜
厚は約２０００Ａ程度になる。
ら１８００ｇｃｃｍ Ｋ徐々に増加していく。これで膜
厚は約２０００Ａ程度になる。
続く２０分間では、ＮＨｓ流量を１８００ ａｃｃｍか
ら４００ ｓｅｃｍに、Ｎ、０流量を０から１４００
ｓｅｃｍに、両者の流量の合計が１８００ ｓｅｃｍ
になるように保ちながら、それぞれ徐々に減少増加さ
せる。
ら４００ ｓｅｃｍに、Ｎ、０流量を０から１４００
ｓｅｃｍに、両者の流量の合計が１８００ ｓｅｃｍ
になるように保ちながら、それぞれ徐々に減少増加さ
せる。
このようにして、絶縁膜２を形成すると、絶縁膜２の最
下部の１００ＯＡは屈折率２．ＯｃＤ Ｐ−８ｉＮで、
最上部は屈折＄１．６３のＰ −５ｉＯＮになっている
。中間部は下方のＰ −ＳＩＮが屈折率２．０から１．
８８と上方に行くにしたがい徐々に低（なシ、その上方
のｐ−５ｉＯＮ も１．８８から上方にいくにしたが
い徐々に低くなシ、最上部の１．６３まで低くなってい
る。
下部の１００ＯＡは屈折率２．ＯｃＤ Ｐ−８ｉＮで、
最上部は屈折＄１．６３のＰ −５ｉＯＮになっている
。中間部は下方のＰ −ＳＩＮが屈折率２．０から１．
８８と上方に行くにしたがい徐々に低（なシ、その上方
のｐ−５ｉＯＮ も１．８８から上方にいくにしたが
い徐々に低くなシ、最上部の１．６３まで低くなってい
る。
以上のようにして、絶！１１Ｍ２を形成した後に、通常
のホトリン工程によりレジスト３をパターニングして′
＃ｉ気的気触接触るための孔４を設け、残ったレジスト
３をマスクにして通常のプラズマドライエッチングエａ
（ｆｃとえば、放′成出力２５０Ｗ。
のホトリン工程によりレジスト３をパターニングして′
＃ｉ気的気触接触るための孔４を設け、残ったレジスト
３をマスクにして通常のプラズマドライエッチングエａ
（ｆｃとえば、放′成出力２５０Ｗ。
反応圧力０．４５Ｔｏｒｒ、 ＳＦａ流ｍ １４８ｓｅ
ｃｍ、 Ｈ６６１１ｃｅｍ）で絶縁膜２をエツチングし
、この後、０２ドライプラズマエツチング′ｆ：１０〜
２０秒行う（スライドエツチング）。このようにして、
第１図（ａ）の構造を得る。
ｃｍ、 Ｈ６６１１ｃｅｍ）で絶縁膜２をエツチングし
、この後、０２ドライプラズマエツチング′ｆ：１０〜
２０秒行う（スライドエツチング）。このようにして、
第１図（ａ）の構造を得る。
続いて、この後４電１ｄ ｌがポリ−シリコンのときは
緩衝フン酸（５％ＨＦ 二ＮＨ４Ｆ ）に１０分間漬け
る。
緩衝フン酸（５％ＨＦ 二ＮＨ４Ｆ ）に１０分間漬け
る。
とζろが、このエツチング溶液に対するエツチングレー
トはＰ−８ｉＯＮで第２図のようになっている。絶縁膜
２の最下層部１０００Ａの屈折率２．０のＰ−８ｉＮの
エツチングレートはせいぜい１００Ａ／−であり、この
上＃１０００Ａ４）Ｐ−８ＩＮ（／ｌｌ［ｌ折率２．０
〜１．８８ ）はこの１００Ａ／ｍがら第２図姉示す１
８０Ａ／−の範囲て上方に行くほどエツチングレートは
大きくなっている。
トはＰ−８ｉＯＮで第２図のようになっている。絶縁膜
２の最下層部１０００Ａの屈折率２．０のＰ−８ｉＮの
エツチングレートはせいぜい１００Ａ／−であり、この
上＃１０００Ａ４）Ｐ−８ＩＮ（／ｌｌ［ｌ折率２．０
〜１．８８ ）はこの１００Ａ／ｍがら第２図姉示す１
８０Ａ／−の範囲て上方に行くほどエツチングレートは
大きくなっている。
すなわち、絶縁膜２の最下部１０００Ａは片側１０００
Ａはどしか横にエツチングされないが、その上方は上方
の膜はど屈折率が低く々シ、徐々にエツチングレートが
高くなるので、第１図（ｂ）のような構造になる。
Ａはどしか横にエツチングされないが、その上方は上方
の膜はど屈折率が低く々シ、徐々にエツチングレートが
高くなるので、第１図（ｂ）のような構造になる。
導電Ｍｌがアルミのときは前記緩衝フッ酸を２、氷酢酸
を１の割合で混合した溶液に漬ける。このエツチング溶
液に対しても絶縁膜２の屈折率に対するエツチングレー
トは第２図と同様の傾向を示すので、第１図（ｂ）とほ
ぼ同じ構造になる。
を１の割合で混合した溶液に漬ける。このエツチング溶
液に対しても絶縁膜２の屈折率に対するエツチングレー
トは第２図と同様の傾向を示すので、第１図（ｂ）とほ
ぼ同じ構造になる。
この後、レジスト３を除をした後にスパッタリングによ
り、導電層７（アルミなどの第２配線層）を７０００Ａ
成長させ、第１図（ｃ）の構造を得る。
り、導電層７（アルミなどの第２配線層）を７０００Ａ
成長させ、第１図（ｃ）の構造を得る。
なお、絶縁膜２を形成するのにこの実施例では下方から
上方に屈折率が低くなるように成長させたが、この反対
に下方から上方に、屈折率が高くなるように成長させて
もよい。
上方に屈折率が低くなるように成長させたが、この反対
に下方から上方に、屈折率が高くなるように成長させて
もよい。
なぜなら、Ｐ −５ｉＯＮＳＰ −ＳｉＮ ノＪｍ折串
変化に対して硝酸系エツチング溶液、リン酸系エツチン
グ溶液のエツチングレートはフッ酸系エツチング溶液の
エツチングレートは第２図とは逆の傾向を示すからであ
る。
変化に対して硝酸系エツチング溶液、リン酸系エツチン
グ溶液のエツチングレートはフッ酸系エツチング溶液の
エツチングレートは第２図とは逆の傾向を示すからであ
る。
また、このエツチングはウェットエツチングではなく、
等方性のプラズマドライエツチングでもよい。上方はど
屈折率が低い農では、０２Ｆ、 ガス、ＣＨＦＢ ガ
ス主体のプラズマドライエツチングヲ行い、また、上方
はど屈折率が高い膜では、ＳＦ６ガス主体のプラズマド
ライエツチングを行えば第１図（ｂ）と同様な形状が得
られる。
等方性のプラズマドライエツチングでもよい。上方はど
屈折率が低い農では、０２Ｆ、 ガス、ＣＨＦＢ ガ
ス主体のプラズマドライエツチングヲ行い、また、上方
はど屈折率が高い膜では、ＳＦ６ガス主体のプラズマド
ライエツチングを行えば第１図（ｂ）と同様な形状が得
られる。
さらに、この発明によれは、第１図（ｂ）で形成した斜
面の形状を容易に制御できる。ＮＨａガス流量、Ｎ２０
ガス流量の増減の割合ヲＦＡ整すればよい。もちろんＳ
ｉＨ４ガス流量や、他の成長条件を変化させることによ
っても可能である。
面の形状を容易に制御できる。ＮＨａガス流量、Ｎ２０
ガス流量の増減の割合ヲＦＡ整すればよい。もちろんＳ
ｉＨ４ガス流量や、他の成長条件を変化させることによ
っても可能である。
半導体素子の高集積化に伴い、孔４の形状も周囲の構造
など〃１ら制限金堂けることも多くあるので、このよう
に孔４の斜面の形状が容易に制御できることは今後、ま
ずますこの発明の利点は増大する。
など〃１ら制限金堂けることも多くあるので、このよう
に孔４の斜面の形状が容易に制御できることは今後、ま
ずますこの発明の利点は増大する。
以上、杆軸に説明したようにこの発明によれば、膜厚方
向に膜質が違う絶縁膜を導入し、エッチャントに対する
エツチングレートの差を利用し、なだらかな斜面を形成
するようにしたので、エレクトロマイグレーションによ
る導電層の断線がなくなり、熱処理２加えることｌく、
この絶縁膜上の導電層の信頼性が高めることができる。
向に膜質が違う絶縁膜を導入し、エッチャントに対する
エツチングレートの差を利用し、なだらかな斜面を形成
するようにしたので、エレクトロマイグレーションによ
る導電層の断線がなくなり、熱処理２加えることｌく、
この絶縁膜上の導電層の信頼性が高めることができる。
第１図（ａ＞ないし第１図（Ｃ）はこの発明の半導体素
子の製造方法の一実施例の工程説明図、第２図は同上実
施例により形成される導電層間の絶縁膜のシリコン窒化
膜とシリコン酸化窒化膜のエツテングレートおよび屈折
率を示す図、第３図（ａ）ないし第３図（ｃ）は従来の
半導体素子の製造方法の工程説明図である。 １・・・導電層配線、２・・・絶縁膜、３・・・レソス
ト、４・・・孔、５・・・Ｓｔ基板、６・・・絶縁層、
７・・・導電層。
子の製造方法の一実施例の工程説明図、第２図は同上実
施例により形成される導電層間の絶縁膜のシリコン窒化
膜とシリコン酸化窒化膜のエツテングレートおよび屈折
率を示す図、第３図（ａ）ないし第３図（ｃ）は従来の
半導体素子の製造方法の工程説明図である。 １・・・導電層配線、２・・・絶縁膜、３・・・レソス
ト、４・・・孔、５・・・Ｓｔ基板、６・・・絶縁層、
７・・・導電層。
Claims (1)
- 【特許請求の範囲】 （ａ）基板上に絶縁層を介して第１の導電層配線を形成
した後に膜厚方向に漸次屈折率が変化するプラズマ気相
成長法によるシリコン窒化膜とプラズマ気相成長法によ
るシリコン酸化窒化膜とにより構成される絶縁膜を形成
する工程と、 （ｂ）ホトリソ工程により上記絶縁膜上にレジストをパ
ターニングした後プラズマドライエッチングにより電気
的接触を得る孔を形成する工程と、 （ｃ）上記絶縁膜の屈折率変化に対して膜上方の屈折率
の膜に対してエッチングレートが大きくかつ膜下方の膜
に対してエッチングレートが小さいエッチング液に浸漬
して上記絶縁膜をエッチングする工程と、 （ｄ）上記パターニングのレジストを除去した後上層の
導電層を形成する工程と、 よりなる半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067934A JPS63234548A (ja) | 1987-03-24 | 1987-03-24 | 半導体素子の製造方法 |
| US07/168,315 US4908333A (en) | 1987-03-24 | 1988-03-17 | Process for manufacturing a semiconductor device having a contact window defined by an inclined surface of a composite film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067934A JPS63234548A (ja) | 1987-03-24 | 1987-03-24 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63234548A true JPS63234548A (ja) | 1988-09-29 |
Family
ID=13359254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067934A Pending JPS63234548A (ja) | 1987-03-24 | 1987-03-24 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4908333A (ja) |
| JP (1) | JPS63234548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119042A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283636A (ja) * | 1990-03-30 | 1991-12-13 | Nippon Soken Inc | 半導体基板の製造方法 |
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| US5263111A (en) * | 1991-04-15 | 1993-11-16 | Raychem Corporation | Optical waveguide structures and formation methods |
| US5180689A (en) * | 1991-09-10 | 1993-01-19 | Taiwan Semiconductor Manufacturing Company | Tapered opening sidewall with multi-step etching process |
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