JPS63236313A - 化合物半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体によるＭＥＳＦＥＴに係わり、特
にＧ　ａ　Ａ　ｓ　　ＭＥＳＦＥＴとこれらを中心に集
積した半導体装置及びその製造方法に関する。

〔従来の技術〕

従来のＧ　ａ　Ａ　ｓ　　ＭＥ！５ＦＥＴはゲート電極
とソース電極の直列抵抗Ｒｓｔを極力小さくして性能を
向上させるため、高゛耐熱ゲート電極（例えばタングス
テンシリサイド、ＷＳｉｘ）を用いたセルファライン形
構造で作られていた。ｎ十−低抵抗層をゲート電極の周
辺にセルファラインで形成するため、Ｓｉイオン打込み
技術および選択成長技術が使われている。選択成長層は
Ｓｉイオン打込みで作った層より、■高濃度不純物濃度
が得やすいので低抵抗化できる、■イオン打込みではア
ニール温度が７５０℃以上必要であるが１選択成長層度
は約６００〜７００℃と低くできるので、ゲート電極の
ショットキ接合の劣化は少ない、などの利点がある。し
かし選択成長にも欠点がある。例えば単位ＦＥＴや、少
規模集積回路では、特に問題にならなかったことが、中
、大規模集積回路で顕在化した。すなわち、選択成長に
パターンの粗・密依存性があり、Ｇ　ａ　Ａ　ｓ成長層
の膜厚が孤立パターン群では厚く、密集パターン群では
薄くなるという問題である。

この膜厚は、ＬＳＩを作る上で許容限界を越えて５例え
ば密集部では３００ｎｍの膜厚のものが、孤立部では６
００〜８００ｎｍとなった。また厚く成長する孤立パタ
ーンの領域では、５ｉＯｚ膜やＷ　Ｓ　ｉ　ｘ膜上の成
長不用部に結晶粒が析出し、外観不良となった。これは
配線工程の歩留りを著しく低下させ、ＬＳＩ化を回置な
ものとしていた。

なおｎ十選択成長で得られたＦＥＴは、ジャパニーズ・
ジャーナルオブアプライドフイジックス２３　、５　（
１９８４年）第Ｌ３４２から第Ｌ３４５Ｊａｐａｎｅｓ
ｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓ
ｉｃｓ、　Ｖｏｌ。

２３　、　ＮＱ５　（１９８４）　ＰＰＬ３４２−３４
５）に記載されている。

〔発明が解決しようとする問題点〕

上記従来技術はＬＳＩ化には配慮がされておらず、選択
成長膜厚にパターンの粗・密依存性がある問題があった
。

本発明の目的は上述した欠点を解決し、ＬＳＩ化に適し
た選択成長技術で素子及び回路を製造することにある。

〔問題点を解決するための手段〕

Ｓ　ｉ　Ｏｘ　’ｅ’Ｗｓ　ｉｘ材の表面をさけてＧ　
ａ　Ａ　ｓ表面だけにＧ　ａ　Ａ　ｓを選択的に成長さ
せる技術には主にＭＯＣＶＤと呼ばれる成長法が用いら
れる。実験の結果、成長膜厚にパターンの粗・密依存性
があることがわかった。

実験では第４図の如き孤立パターンＡと距離Ｑで分けら
れた周辺パターンＢを用いて、Ｑを零から十分前して変
化させたときのパターンＡに成長したＧ　ａ　Ａ　ｓ層
の厚さｄを求めた。パターンＡ。

ＢはＧ　ａ　Ａ　ｓ表面が呪われており、両者は５ｉＯ
ｚ４０で分離されている９この結果を第５図に示す。

上記成長層の厚さｄは、Ωが小さいときには、全面成長
厚さと同じ厚さｃｔｏ　となるが、Ｑが約１００μｍを
こえると急激に厚く成長し、Ｑが約２５０μｍ以上から
は厚さが飽和する傾向を有している。

しかも成長条件（温度、流量、ガス比など）でパターン
の粗・密によらぬ選択成長を行なわしめることは回置で
ある結論が得られた。これを解決するには、成長層のパ
ターンを一様に密とするようなダミーパターンを粗の領
域に形成して、ダミーパターンにも結晶成長を行なうこ
とが好ましいことがわかった。また本パターンとダミー
・パターンの距離は少なくとも１００μｍ以内で配置す
る必要があることが第５図かられかった。またダミーパ
ターンは半絶縁性Ｇ　ａ　Ａ　ｓ上に成長するものであ
るから、これによって集積回路の性能を低下することが
ないよう配慮して２通常ダミーパターンはメモリセル内
に用いている分割したパターン群を並べたものを利用す
るようにした。これによって配線層がダミーパターン上
を通る場合でも、ダミーパターンのない従来のものと比
べて配線容量が増えることはなくなった。

〔作用〕

本パターンに近接して、ダミーパターンを設けることに
よって選択成長の厚さはウェーハのどの位置でも均一に
することができる。

〔実施例〕

以下、本発明の一実施例を以下により説明する。

ＧａＡｓ　　ＬＳＩのキーデバイスであるＦＥＴをｎ＋
　　Ｇ　ａ　Ａ　ｓの選択成長層でセルファラインして
形成した場合の素子断面構造を第３図に示す。

ゲート電極１０，１１はＷ　Ｓ　ｉ　ｘの耐熱性ショッ
トバリアであり、このゲートをはさんで両側にソース、
ドレイン用の窓をＳｉＯ２膜に明け、ＭＯＣＶＤによる
選択成長でｎ＋　−Ｇ　ａ　Ａ　ｓ層２０，３０をえる
。成長不用の部分は５ｉＯｚ膜４０，５ｉＯｚ側壁５０
及びＷ　Ｓ　ｉ　ｘゲート電極１１上である。

このようなＦＥＴを沢山使用して、ＳＲＡＭのようなメ
モリ回路かえられている。

選択成長用のＦＥＴ１コのパターンは第３図に示した如
くであるが、メモリ回路では、第１図（ａ）に示すよう
な密度の高いパターン領域がチップ内に局在して配置さ
れている。同図（ａ）のハツチング部はメモリセル部パ
ターン群２００と周辺回路部パターン群１０１，１０２
を表わしている、同図（ａ）のままのパターンでｎ＋　
−ＧａＡｓ層を選択成長すると密集パターンの周辺部で
異常に厚い成長層となってＬＳＩとして使用できない。

そこで第１図（ｂ）の如く、成長パターンが従来不用で
あった領域にダミーパターン群３００を配置して第１図
の（、）と（ｂ）のパターンを重ねてウェーハ上に形成
して選択成長を行なうようにした。

第２図は第１図（ａ）と（ｂ）のパターンを重ねたとき
の本パターン３００とダミーパターン４００の境界部を
拡大して表示したものである。

この図に示した距ＩｉＱは本パターンの特性に悪影響を
及ぼさぬ限り接近させた方がよく、通常は５〜５０μｍ
の範囲内で決められる。第２図の如くダミーパターンの
模様は本パターンのそれに同じか近いことが好ましく、
通常はメモリセル部２００のくり返しパターン模様を用
いている。

本発明の実施例をＧａＡｓ　　ＳＲＡＭパターンで述べ
たが、単体ＦＥＴを含んだ種々の機能回路でも同様な趣
旨によるダミーパターンを用いることで、選択成長によ
る成長膜厚を均一に得られるようになることは言うに及
ばない。

〔発明の効果〕

本発明によれば、ＧａＡｓ　　ＬＳＩがｎ＋　−Ｇ　ａ
　Ａ　ｓ選択成長技術を用いて製作できるようになった
ので、従来イオン打込みで形成したいたｎ十層の抵抗に
比べて、約１／１０の低抵抗比が達成でき、これによっ
てＦＥＴの直列抵抗は約１１５と改善できた。そのため
従来より約２倍高速なメモリ素子をえることができた。

また、これはｎ＋　−ＧａＡｓ選択成長層のセルファラ
インによって改善されたＦＥＴの特性であるが、従来の
イオン打込みでは８００℃の熱処理によって短ゲート効
果の劣化、ショットキバリアの劣化がみられていたもの
がなくなって、著しく性能を向上させることができた。

【図面の簡単な説明】

第１図は本発明の一実施例の（ａ）本パターン（ｂ）ダ
ミーパターンの上面図、第２図は本パターンとダミーパ
ターンの境界部における拡大図、第３図はＦＥＴの素子
図、第４図は選択成長で粗・密依存性を調べたパターン
、第５図は第４図を用いて実験した結果である。 １・・・Ｇ　ａ　Ａ　ｓ基板結晶、１０１．１０２・・
・周辺回路部パターン、２００・・・メモリセル部パタ
ーン、３００・・・ダミーパターン。

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体の表面が、化合物半導体、ＳｉＯ＿２
   ＷＳｉ＿ｘなどからなる材質で構成されている半導体基
   板結晶を用いて、化合物半導体表面のみに選択的に成長
   層を形成して集積回路を構成する工程において、本パタ
   ーンの近傍にダミーパターンを設けて、どちらのパター
   ンにも化合物半導体を選択成長させたことを特徴とする
   化合物半導体集積回路。 ２、化合物半導体としてＧａＡｓを用いることを特徴と
   する第１項記載の化合物半導体集積回路。 ３、上記本パターンに近傍するダミーパターンは少なく
   とも１００μｍ以内で配置されていることを特徴とする
   第１項、第２項記載の化合物半導体集積回路。