JPS63236361A - ゲートターンオフサイリスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明はゲートターンオアサイリスタに関する。

Ｂ０発明の概要 この発明は、ゲート・カソード間に接続しているサージ
アブソーバ−素子の構成と主ゲートターンオフサイリス
タの構成に改良を加えたゲートターンオアサイリスタ（
以下ＧＴＯ素子と略称する）において ＧＴ○素子のゲート・カソード間に接続している廿−ジ
アブソーバー素子を同一ウニバー上に形成するとともに
Ｎ３層表面部と、Ｎ５層とＰ７層接合表面部が露出する
ように選択エピタキシャル成長によってＰ！一層ｋＰｔ
層に形成するとともに選択エピタキシャル成長をさせな
かった＠記表面部？エツチング処理によって一定の深さ
の環状溝に形成したことにより、 ＧＴＯ累子の遮断耐１１全低下することなくサージアブ
ンーバー素子の耐圧を任意に制御できるようにしたもの
である。

Ｃ１従来の技術 第５図は増幅ゲート２有するＧＴＯ素子の構成説明図で
、第５図において、主ＧＴＯ部１はＰ、Ｎ。

Ｐ、Ｎ、から構成され、増幅Ｇ　Ｔ　ＯＨ２はＰ、Ｎ、
Ｐ、Ｎ３から構成される。３は主ＧＴＯ部１のカソード
電極、４は主ＧＴＯ部１のゲート１１！極、５は増幅Ｇ
ＴＯｉ１ｆｆ１２のカソード電極で、この方ソード電極
５は主ＧＴＯ部１のゲート電極４と接続体６により接続
される。７は増幅ＧＴＯ部２のゲート電極である。

図中、Ｇはゲート端子、Ｋはカソード端子である。

８はゲート電流を主ＧＴＯ部１へ直接流さない増幅ＧＴ
Ｏ部２のみに流すためのダイオード、９は増幅ＧＴＯ部
２にバイアスを与えるツェナーダイオードで、このツェ
ナーダイオード９とダイオード８との直列体は接続体６
と増幅ＧＴＯ部２のゲート電極７間に接続される。１ｏ
は増幅ＧＴＯ部２のオン電流を主ＧＴＯ部１のカソード
へ流さずに確実に主ＧＴＯ部１のゲートへ流すためのダ
イオード、１１はゲート回路の配線などによりインダク
タンス分に蓄えられたエネルギーを吸収するサージアブ
ンーバー素子のツェナーダイオードである。前記ダイオ
ード１０とツェナーダイオード１１の直列体は接続体６
とカソード電極３との間に接続される。

第６図は第５図の電気回路図で、図中人はアノード端子
である。

上記第５図のよう、に構成された埋込みゲート形ＧＴＯ
素子ではゲートオフ電圧として６０Ｖの電圧値を通常印
加している。ところが、ＧＴＯ素子のターンオフ時には
ゲート０１カソードに間には６０’Ｖ以上の過電圧が印
加されてしまう場合がある。この過電圧の発生原因はゲ
ート回路の配線等によりインダクタンス分に蓄えられた
エネルギーのためであることが知られている。このため
、ＧＴ。

累子ではゲート０１カソードに間の耐圧は１２０■程度
まで充分耐えられるように設定されているけれども、そ
の耐圧以上の過電圧が印加されるとゲートＧとカソード
に間の接合が破壊されてしまう。

そこで、過′亀圧がゲートＧとカソードに間に発生した
ときツェナーダイオード１１が動作して、過電正分が吸
収され、破壊が阻止されるようになっている。

Ｄ・発明が解決しようとする問題点 ところが、サージアブソーバー素子であるツェナーダイ
オード１１は外部接続する構成をとっているので次のよ
うな問題が発生する。

（１）＋−ジアブンーバー素子を外部接続するために、
配線のインダクタンスからサージが生じアブソーバ−と
しての機能を低下させてしまう。

（２）外部接続するため、その配線がケース内でショー
トする等のおそれがある。

（３）　　サージアプンーバー紫子金外部接続すること
でケースｗＩ造が傾雑となる。

（４）　　ケースを組み立てる際の工数が多くなる。

（５）　　ケース内にダイオード等を収容するためにケ
ースが大形化する。

＋５１０Ｔｏ素子自体にダイオード、ツェナーダイオー
ドを接続するため、その接続部の不良等により歩留りが
低下する。

（７）上記した各問題全解決するために、サージアブソ
ーバー累子を同一ウェハー上に形成することが考えられ
るようになって来た。この１つとしては同一ウェハー上
にツェナー電圧を得るように構成したものが考えられて
いる。ところが、このような構成にするとＧＴＯ素子の
遮断電流を妨げてしまう新たな問題が生じる。

Ｅ１問題点を解決する九めの手段 この発明は、前記Ｐ中低抵抗層が形成されるＰｚ層表面
に独立したＮ６層を形成し、このＮ、層表面部とｈＮ＋
＋７１とｐ、層との接合表面部が露出するように。

選択エピタキシャル成長によって２２層の表面濃度よ）
は不純物濃度の少ないＰ２″″層を形成するとともに、
前記選択エピタキシャル成長させなかった前記表面部を
エツチング処理によって一定性さの環状溝に形成し、前
記８１層をＰ「層に形成するとともにＰｌ一層の外周表
面部にＰ！十層を形成し、このＰ２＋層とＰ２−層に形
成されるカソードＮ、層とを電気的に接続し、同じウェ
ハー上にサージアブソーバ一部を形成しｔものである。

７０作用 選択エピタキシャル成長によってＮ６層表面部と。

Ｎ５層とＰ７層表面部にＰ２−層を形成しなかった両表
面部をエツチング処理して一定の深さの環状溝に形成し
たので、サージアブソーバ−のツェナー電圧を任意に制
御できる。

Ｇ、実施例 以下図面を参照してこの発明の一実施例を説明するに第
５図と同一部分は同−符号金材して述べる。

第１図において、まずオリジナルウェハーＮ、にガリウ
ム拡散を行いＰｌｓＰ１層を形成する。このときのウェ
ハーＮｌとしては４　ｘ　ＩＱ　”　ＣＡｔｏｍｓ　（
Ｈ−”〕厚さ４００μｍのものを使用し、Ｐｌの表面濃
度は１．８Ｘ１０”から６．　□　ｘ　Ｉ　Ｑ　”　［
ｇ　Ａｔｏｍｓ　廖−”）、深さ３０μｍとした。なお
、シート抵抗は１０００程度になるようにした。

次にｐ、層にリン拡散を行いＮ３層を形成する。このと
きＮ５層の表面濃度はｌ　Ｏ”　［Ａｔｏｍｓ　ｙｔｒ
　ｌ］で、拡散深さ１５．５μｍとした。Ｎ３層の形成
後、２７層にボロン拡散を行い濃度１０１９以上ＣＡｔ
ｏｍｓ　ｔｘ−”　）の１層の埋込ゲート’６形成する
。Ｐ＋層形成後、ＰＭ層表面上にＮ３層表面部と、Ｎ５
層と２７層との接合表面部が露出するように選択エピタ
キシャル成長を行ってＰ２−層を形成する。これには、
Ｎｆｉ層とＰｌ層の接合表面上に酸化膜を形成し、この
酸化膜全マスクとして酸化膜の無い部分のみにエピタキ
シャルを選択的に成長させる。Ｐｔ′″層の表面濃度は
１０″”　［Ａｔｏｍｓ　（Ｂ−”　］　　で、厚さ３
０μｍでＭ６゜Ｐ２−層の表面にオーミック層Ｐ　　、
Ｐ、とカソードＮｔ＋Ｎ１ｍを形成する。Ｎ！、Ｎ１層
の表面濃度は４ＸＩＯ”［Ａｔｏｍｓ　（Ｗｋ−’］　
　で、深さ８μｍである・上記のように２１層にＰ、Ｎ
！、Ｎ８層を形成してＧＴＯ累子とした後、前記選択エ
ピタキシャル成長させなかった部分ＣＮｓ層表面部と、
Ｎ１１層と２１層との接合表面部）をエツチング処理し
て環状溝１４を形成する。

このエツチング処理の深さによりサージアブソーバ一部
１３のブレークダウン電圧（ツェナー電圧〕を任意に変
えることができる。例えばこの電圧を７０Ｖ程度に設計
するにはエツチングされた表面不純物濃度でＰｓｉ−エ
ツチング表面が１０１？程度になるようにエツチングす
る。第２図は主ＧＴＯ部とＮ四層部分の正味の不純物濃
度分布特性図である。

１２はサージアブソーバ一部１３の補助電極で、この補
助電極１２はカソードｆｌＬ極３に接続される。第３図
Ａはせ−ジアブソーバ一部１３の要部の拡大図であり、
第３図Ｂはサージアブソーバ部１３の等価回路図で、サ
ージアブソーバ一部１３には高抵抗Ｒ（分流抵抗〕が並
列接続されている。このようにして形成したサージアブ
ソーバ一部■３のブレークダウンの動作は第４図に示す
ような特性となった。

この第４図において、微分抵抗の高い領域は高抵抗Ｒに
依存され、微分抵抗の低い領域はＮＩＩＰ！接合がブレ
ークダウンする。このときのブレークダウン電圧は前述
したように約７０Ｖである。つまり、Ｎ５層を形成した
ことによりゲートＧとカンードに間は７０Ｖまでしか印
加されなくなり、ターンオフ時に生じるサージからゲー
トＧ、カソードに接合を保護することができる。

上記のようにして形成されたＧＴＯ素子ではエツチング
処理の深さく環状溝１４の深さ）によりツェナー電圧が
決定されるが、この場合、エツチング処理の拡散深さを
深くすることによって第３図Ａに示した分流抵抗只は大
きくなる。しかし、ＧＴｏ累子のＮ、Ｆ、接合で決定さ
れるＡ−に間耐圧が低下してしまうので、Ａ−に間耐圧
を考慮した深さとしなければならない。

Ｈ８発明の効果 以上述べたように、この発明によれば、サージアブソー
バ一部ヲ同−ウエバー上に形成するとともにＮ６層表面
部と、Ｎ３層とＰ７層接合表面部が露出するように選択
エピタキシャル成長によってＰ２−層に形成するととも
にその成長をさせなかった表面部をエツチング処理によ
って一定の深さの環状溝に形成したので、ＧＴＯ素子の
遮断能力全向上させることかできるとともにツェナー電
圧も高くできるようになる。また、上記の他にサージア
ブソーバ−累子の外部接続配線が不要となり、配線から
侵入するサージがなくなる利点がある。さらに、配線が
不要となるので、配線のショートや断線が生じる可能性
を大幅に軽減でき、かつケース構造が簡単になる。この
他、外部接続部品がなくなるため、累子の信頼性が向上
し、かつ組み立ても簡単になる等の優れた効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す購成図、第２図は主
ＧＴＯ部とＮ６層部分の正味の不純物濃度分布特性図、
第３図Ａ、Ｂはサージアブソーバ部の拡大図及び等価回
路図、第４図はサーンアブン−バ一部のブレークダウン
特性図、第５図は従来例を示す構成図、第６図は第５図
の電気的な回路図である。 １・・・主ＧＴＯ部、２・・・増＠ＧＴＯ部、３・・・
主ＧＴＯＩＩカソード′成極、４・・・増幅ＧＴＯ部ゲ
ート電極、５・・・増幅ＧＴＯ部カフカソード電極・・
・接続体、７・・・増幅ＧＴＯ部ゲート電極、１２・・
・チージアブンーバー電極、１３・・・サージアブソー
バ一部、１４・・・環状溝、Ｇ・・・ゲート、Ｋ・・・
カソード、Ａ・・・γノード、Ｒ・・・分流抵抗。 ３・・・・・・・主ＧＴＯ＃カ・ノーＦ電ｆ＆４・・・
・・・土ＧＴＯケ“−ト電ｔｉ１４・・・・・・須Ｊｋ
講 第３図Ａ　　　＠３図Ｂ 第４図

Claims (1)

【特許請求の範囲】
1. （１）Ｐ＿１Ｎ＿１Ｐ＿２Ｎ＿２の４層からなり、Ｐ＿
   ２にＰ＾＋低抵抗層を埋込ことによつてＰ＿１Ｎ＿１Ｐ
   ＿２Ｎ＿２に流れる電流をオン、オフ制御させるように
   構成された半導体素子において、 前記Ｐ＾＋低抵抗層が形成されるＰ＿２層表面に独立し
   たＮ＿５層を形成し、このＮ＿５層表面部と、Ｎ＿２層
   とＰ＿２層との接合表面部が露出するように、選択エピ
   タキシャル成長によつてＰ＿２層の表面濃度よりは不純
   物濃度の少ないＰ＿２＾−層を形成するとともに、前記
   選択エピタキシャル成長させなかつた前記表面部をエッ
   チング処理によつて一定深さの環状溝に形成し、前記Ｎ
   ＿２層をＰ＿２＾−層に形成するとともにＰ＿２＾−層
   の外周表面部にＰ＿２＾＋層を形成し、このＰ＿２＾＋
   層とＰ＿２＾−層に形成されるカソードＮ＿２層とを電
   気的に接続し、同じウェハー上にサージアブソーバー部
   を形成したことを特徴とするゲートターンオフサイリス
   タ。