JPS63237550A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63237550A JPS63237550A JP7235487A JP7235487A JPS63237550A JP S63237550 A JPS63237550 A JP S63237550A JP 7235487 A JP7235487 A JP 7235487A JP 7235487 A JP7235487 A JP 7235487A JP S63237550 A JPS63237550 A JP S63237550A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＥＰＲＯＭなどの特殊メモリーや高密度集積
回路に用いられる多層ＰＯ１ｙＳｉ配線構造を有する半
導体装置の製造方法に関する。
回路に用いられる多層ＰＯ１ｙＳｉ配線構造を有する半
導体装置の製造方法に関する。
（発明の概要）
本発明は、多層Ｐｏ Ｉ ｙｓ ｉ配線構造において、
上層のＰｏｌｙＳｉ配線を高融点金属シリサイド（以下
シリサイドと略称する。）とＰｏｌｙＳｉの２１！構造
（以下ポリサイドと略称する。）とし、かつ上層のＰｏ
１ｙＳ１配線と下層のＰＯｌｙＳｉ配線のコンタクトに
おいてシリサイドとＰｏ１ｙＳｆを接触させて、多ｆｆ
１ＰＯ１ｙｓｉ配ａ間のダイレクトコンタクトを可能と
することにより、ＩＣの集積密度を向上したものである
。
上層のＰｏｌｙＳｉ配線を高融点金属シリサイド（以下
シリサイドと略称する。）とＰｏｌｙＳｉの２１！構造
（以下ポリサイドと略称する。）とし、かつ上層のＰｏ
１ｙＳ１配線と下層のＰＯｌｙＳｉ配線のコンタクトに
おいてシリサイドとＰｏ１ｙＳｆを接触させて、多ｆｆ
１ＰＯ１ｙｓｉ配ａ間のダイレクトコンタクトを可能と
することにより、ＩＣの集積密度を向上したものである
。
従来、多ＷＩＰＯ１ｌ／Ｓｉ配線構造において、上層と
下層のＰｏｌｙＳｉを直接接触させると界面に成長する
厚さ数十人の自然酸化膜のためにＰｏｌｙＳｉ間のコン
タクト抵抗が大きく、かつコンタクト抵抗のバラツキが
大きいという問題があり、第２図（ａ）〜（［）に示す
ようにＭ配線を介して上層と下層のＰｏ Ｉ ｙｓ ｉ
を導通させる方法が用いられていた。第２図（ａ）は、
１層目のＰｏｌｙＳｉ３をパターニングした侵、居間絶
縁膜４を形成する工程、第２図（ｂ）は、２層目のＰｏ
ｌｙＳｉ５をバターニングする工程、第２図（Ｃ）は２
層目のＰｏｌｙＳｉａ上に層間絶縁膜１０を形成する工
程、第２図（ｄ）は、１層目のＰｏｌｙＳｉ３と２層目
のＰｏｌｙＳｉ５上にコンタクトホールを形成する工程
、第２図（ｅ）はＭ１２を形成する工程、第２図（ｆ）
はＭ１２をバターニングする工程である。
下層のＰｏｌｙＳｉを直接接触させると界面に成長する
厚さ数十人の自然酸化膜のためにＰｏｌｙＳｉ間のコン
タクト抵抗が大きく、かつコンタクト抵抗のバラツキが
大きいという問題があり、第２図（ａ）〜（［）に示す
ようにＭ配線を介して上層と下層のＰｏ Ｉ ｙｓ ｉ
を導通させる方法が用いられていた。第２図（ａ）は、
１層目のＰｏｌｙＳｉ３をパターニングした侵、居間絶
縁膜４を形成する工程、第２図（ｂ）は、２層目のＰｏ
ｌｙＳｉ５をバターニングする工程、第２図（Ｃ）は２
層目のＰｏｌｙＳｉａ上に層間絶縁膜１０を形成する工
程、第２図（ｄ）は、１層目のＰｏｌｙＳｉ３と２層目
のＰｏｌｙＳｉ５上にコンタクトホールを形成する工程
、第２図（ｅ）はＭ１２を形成する工程、第２図（ｆ）
はＭ１２をバターニングする工程である。
しかし、従来法では、Ｍ配線が占める面積、Ｍ配線とコ
ンタクトホールの合わせマージンに要する面積のため集
積密度が低′下するという問題や、コンタクトホールの
テーパー化やＡｅＦＩＱのステップカバレッジを最適化
しないとＭ配線の段切れによりＰｏｌｙＳｉ配線間の導
通不良が生じるという問題があった。
ンタクトホールの合わせマージンに要する面積のため集
積密度が低′下するという問題や、コンタクトホールの
テーパー化やＡｅＦＩＱのステップカバレッジを最適化
しないとＭ配線の段切れによりＰｏｌｙＳｉ配線間の導
通不良が生じるという問題があった。
Ｃ問題点を解決するための手段〕
上記問題点を解決するために、本発明はシリサイドを介
して上層と下層のＰｏｌｙＳｉを導通させることにより
、ダイレクトコンタクトを可能にした。
して上層と下層のＰｏｌｙＳｉを導通させることにより
、ダイレクトコンタクトを可能にした。
上記のように、多層ＰｏｌｙＳｉ配線構造において、ダ
イレクトコンタクトを行うことにより、ＩＣの集積密度
向上に寄与Ｊる。
イレクトコンタクトを行うことにより、ＩＣの集積密度
向上に寄与Ｊる。
以下に本発明の実施例を図面にもとづいて説明する。第
１図（ａ）〜第１図ｍは、本発明の半導体装置の製造方
法を説明するための工程順断面図である。第１図（ａ）
は１層目ＰｏｌｙＳｉ配ａ ３ 形成後に３０２などの
層間絶縁膜４を化学気相成長法（以下ＣＶＤ法と略称す
る）により形成する工程を示す。次に２層目ＰｏｌｙＳ
ｉ５をＣＶＤ法により形成する（第１図（ｂ））。２層
目ＰｏｌｙＳｉ６は配Ｆｉ１層として用いるために、た
とえばリンを濃度１０〜１０２１ｃｍ−３に添加し比抵
抗を０．５〜２．０ｍΩ・ｃｍまで小さくする。次に、
レジストアを２層目ＰｏｌｙＳｉ６上に塗布しフォトリ
ソグラフィー法によりレジストアを開孔する（第１図（
Ｃ））。次に、レジストアをマスクして、たとえばＣｒ
４などのガスを用いるドライエツチング法にＪ−り１層
目Ｐｏ１ｌ／Ｓｉ配線３上の２層目ＰｏｌｙＳｉ６及び
層間絶縁膜４を開孔する（第１図（ｄ））。次に、レジ
ストアをたとえば酸素プラズマによりアッシング除去し
た後、たとえばＷＳｉ２などのシリサイド８を２層目Ｐ
ｏｌｙＳｉ６上にＣＶＤ法またはスパッタ法などにより
形成する。（第１図（ｅ））。シリサイドは通常３１０
２との密着性が悪いが、本発明の方法ではＰｏ Ｉ ｙ
Ｓ ｉ上に形成するため膜はがれが生じない。次に、レ
ジストパターンをマスクにして、たとえばＣＣ１ａなど
のガスを用いるドライエツチング法によりシリサイド８
及び２層目ＰｏｌｙＳｉｌｉ ６をエツチングし２層目
ＰｏｌｙＳｉ配線を形成し、レジストを除去する（第１
図（ｆ））。２層目ＰｏｌｙＳｉ配線は低抵抗のシリサ
イドとＰｏｌｙＳｉからなるポリサイド構造であるため
、ＰｏｌｙＳｉｌｌ層の配線にくらべ配線抵抗が低く、
ＩＣの高速化に有利である。また、１層目Ｐｏ Ｉ ｙ
Ｓ ｉ配線３と２層目ＰｏｌｙＳｉ配線はシリサイド８
を介して導通するためコンタクト抵抗が小さく、抵抗値
のバラツキが小さい。従って、１層目と２層目のＰｏｌ
ｙＳｉ配線を直接コンタクトできるため、従来法にくら
べ集積密度を向上できる。本発明が１層目と２層目のＰ
ｏｌｙＳｉ配線に限らず、下層と上層のＰａ Ｉ ｙＳ
ｉ配線に適用できることは言うまでもない。
１図（ａ）〜第１図ｍは、本発明の半導体装置の製造方
法を説明するための工程順断面図である。第１図（ａ）
は１層目ＰｏｌｙＳｉ配ａ ３ 形成後に３０２などの
層間絶縁膜４を化学気相成長法（以下ＣＶＤ法と略称す
る）により形成する工程を示す。次に２層目ＰｏｌｙＳ
ｉ５をＣＶＤ法により形成する（第１図（ｂ））。２層
目ＰｏｌｙＳｉ６は配Ｆｉ１層として用いるために、た
とえばリンを濃度１０〜１０２１ｃｍ−３に添加し比抵
抗を０．５〜２．０ｍΩ・ｃｍまで小さくする。次に、
レジストアを２層目ＰｏｌｙＳｉ６上に塗布しフォトリ
ソグラフィー法によりレジストアを開孔する（第１図（
Ｃ））。次に、レジストアをマスクして、たとえばＣｒ
４などのガスを用いるドライエツチング法にＪ−り１層
目Ｐｏ１ｌ／Ｓｉ配線３上の２層目ＰｏｌｙＳｉ６及び
層間絶縁膜４を開孔する（第１図（ｄ））。次に、レジ
ストアをたとえば酸素プラズマによりアッシング除去し
た後、たとえばＷＳｉ２などのシリサイド８を２層目Ｐ
ｏｌｙＳｉ６上にＣＶＤ法またはスパッタ法などにより
形成する。（第１図（ｅ））。シリサイドは通常３１０
２との密着性が悪いが、本発明の方法ではＰｏ Ｉ ｙ
Ｓ ｉ上に形成するため膜はがれが生じない。次に、レ
ジストパターンをマスクにして、たとえばＣＣ１ａなど
のガスを用いるドライエツチング法によりシリサイド８
及び２層目ＰｏｌｙＳｉｌｉ ６をエツチングし２層目
ＰｏｌｙＳｉ配線を形成し、レジストを除去する（第１
図（ｆ））。２層目ＰｏｌｙＳｉ配線は低抵抗のシリサ
イドとＰｏｌｙＳｉからなるポリサイド構造であるため
、ＰｏｌｙＳｉｌｌ層の配線にくらべ配線抵抗が低く、
ＩＣの高速化に有利である。また、１層目Ｐｏ Ｉ ｙ
Ｓ ｉ配線３と２層目ＰｏｌｙＳｉ配線はシリサイド８
を介して導通するためコンタクト抵抗が小さく、抵抗値
のバラツキが小さい。従って、１層目と２層目のＰｏｌ
ｙＳｉ配線を直接コンタクトできるため、従来法にくら
べ集積密度を向上できる。本発明が１層目と２層目のＰ
ｏｌｙＳｉ配線に限らず、下層と上層のＰａ Ｉ ｙＳ
ｉ配線に適用できることは言うまでもない。
本発明は以上説明したように、多層ＰｏｌｙＳｉ配線構
造において、上層と下層のＰｏ Ｉ ｙＳ ｉ配線を直
接コンタクトさせることにより集積磨面上の効果、及び
上層のＰｏｌｙＳｉ配線をポリサイド構造にすることに
よりＩＣの動作速度向上の効果がある。
造において、上層と下層のＰｏ Ｉ ｙＳ ｉ配線を直
接コンタクトさせることにより集積磨面上の効果、及び
上層のＰｏｌｙＳｉ配線をポリサイド構造にすることに
よりＩＣの動作速度向上の効果がある。
第１図（ａ）〜第１図（［）は本発明の半導体ｇｉ′Ｉ
ｌの製造方法にかかる工程順断面図、第２図（ａ）〜第
２図（ｆ）は従来の半導体装置の製造方法にかかる工程
順断面図である。 １・・・Ｓｉ基板、２・・・Ｓｉ ０２．３・・・１層
目Ｐｏ ｌ ｙＳ ｉ、４゜１０・・・層間絶縁膜、６
・・・２層目ＰｏｌｙＳｉ、７，９゜１１・・・レジス
ト、８・・・シリサイド、１２・・・Ｍネ宛帽の午専休
装置の穀造 方法にＱ′いろ工程を頃的′面図 第１図 従辰の半導イ本技ｉｎ製造方 二Ａ ＋Ｚ ＃’ ｎ＼シ） １ｆｔ’ｌ＊ｍｆｆＤ
図弔？図
ｌの製造方法にかかる工程順断面図、第２図（ａ）〜第
２図（ｆ）は従来の半導体装置の製造方法にかかる工程
順断面図である。 １・・・Ｓｉ基板、２・・・Ｓｉ ０２．３・・・１層
目Ｐｏ ｌ ｙＳ ｉ、４゜１０・・・層間絶縁膜、６
・・・２層目ＰｏｌｙＳｉ、７，９゜１１・・・レジス
ト、８・・・シリサイド、１２・・・Ｍネ宛帽の午専休
装置の穀造 方法にＱ′いろ工程を頃的′面図 第１図 従辰の半導イ本技ｉｎ製造方 二Ａ ＋Ｚ ＃’ ｎ＼シ） １ｆｔ’ｌ＊ｍｆｆＤ
図弔？図
Claims (1)
- 一層目ＰｏｌｙＳｉ配線上に層間絶縁膜を形成し、前記
層間絶縁膜上に二層目ＰｏｌｙＳｉ層を形成する工程と
、前記二層目ＰｏｌｙＳｉ層上に形成したレジストパタ
ーンをマスクとして前記二層目ＰｏｌｙＳｉ層と前記層
間絶縁膜を開孔し前記一層目ＰｏｌｙＳｉ配線上にコン
タクトホールを設ける工程と、前記二層目ＰｏｌｙＳｉ
層上に高融点金属シリサイド層を形成する工程と、前記
高融点金属シリサイド層上に形成したレジストパターン
をマスクとして前記高融点金属シリサイド層と前記二層
目ＰｏｌｙＳｉ層をエッチングし二層目ＰｏｌｙＳｉ配
線を形成する工程からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7235487A JPS63237550A (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7235487A JPS63237550A (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237550A true JPS63237550A (ja) | 1988-10-04 |
Family
ID=13486895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7235487A Pending JPS63237550A (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237550A (ja) |
-
1987
- 1987-03-26 JP JP7235487A patent/JPS63237550A/ja active Pending
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