JPS63244251A - システムバスのリセツト信号制御装置 - Google Patents
システムバスのリセツト信号制御装置Info
- Publication number
- JPS63244251A JPS63244251A JP62076484A JP7648487A JPS63244251A JP S63244251 A JPS63244251 A JP S63244251A JP 62076484 A JP62076484 A JP 62076484A JP 7648487 A JP7648487 A JP 7648487A JP S63244251 A JPS63244251 A JP S63244251A
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- Japan
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- signal
- system bus
- cold
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、情報処理システムのシステムバス上の複数の
リセット信号の出力を制御する、システムバスのリセッ
ト信号制御装置に関する。
リセット信号の出力を制御する、システムバスのリセッ
ト信号制御装置に関する。
（従来の技術）
情報処理システムのシステムバスとして、マルチパス■
（商品名：ＭＵＬＴＩＢＵＳＩＩ）の中のｉ ＰＳＢバ
ス（商品名：インテル・パラレル・システム・パス）を
用いた場合に、このパス上のリセット信号Ｒ８Ｔ’およ
び［）ＣＬＯＷ’については、信号としての規定はある
がそのｉ御回路についての明確なハードウェアは従来存
在していなかった。
（商品名：ＭＵＬＴＩＢＵＳＩＩ）の中のｉ ＰＳＢバ
ス（商品名：インテル・パラレル・システム・パス）を
用いた場合に、このパス上のリセット信号Ｒ８Ｔ’およ
び［）ＣＬＯＷ’については、信号としての規定はある
がそのｉ御回路についての明確なハードウェアは従来存
在していなかった。
（発明が解決しようとする問題点）
このように従来は、マルチパス■のｉ ＰＳＢバス上の
システムリセット信号Ｒ８Ｔ’およびＤＣＬＯＷ”につ
いての規定はあったが、その制御回路については明確な
ハードウェアが存在していないという問題点があった。
システムリセット信号Ｒ８Ｔ’およびＤＣＬＯＷ”につ
いての規定はあったが、その制御回路については明確な
ハードウェアが存在していないという問題点があった。
本発明は、このような問題点に鑑み、ｉ ＰＳＢバス規
格を充分満足し、かつリセット信号を有効に発生させる
ことのできる、リセット信号ｔ１１制御装置を提供する
ことを目的とした。
格を充分満足し、かつリセット信号を有効に発生させる
ことのできる、リセット信号ｔ１１制御装置を提供する
ことを目的とした。
（発明の構成〕
（問題点を解決するための手段）
このような目的を達成するために、本発明では、マルチ
パス■のｉ ＰＳＢバスを介したリセット要求コマンド
を受けてコールドもしくはウオームリセットの要求信号
を発生させるｉ ＰＳＢインターフェイス回路と、リモ
ート信号などにより各リセットの為の割込要求を行なう
リセット割込回路と、電源立上げ時の電圧非安定期にコ
ールドリセット要求信号を出力する電源立上げリセット
回路と、前記各リセット要求信号あるいは割込要求に応
じてタイミングを計りなが゛ら相当するＩＰＳＢ上のリ
セット信号Ｒ８Ｔ’およびＤＣＬＯＷ’の出力を要求す
るマイクロコントローラと、この出力要求あるいは電源
立上げリセット回路からのコールドリセット要求あるい
は電源部からのＴｉ源状態信号によりＲ８Ｔ＠およびＤ
ＣＬＯＷ’のオン・オフを制御するリセットコントロー
ル回路と、を具備した、システムバスのリセット信号ｍ
＊ｉ装置を創案した。
パス■のｉ ＰＳＢバスを介したリセット要求コマンド
を受けてコールドもしくはウオームリセットの要求信号
を発生させるｉ ＰＳＢインターフェイス回路と、リモ
ート信号などにより各リセットの為の割込要求を行なう
リセット割込回路と、電源立上げ時の電圧非安定期にコ
ールドリセット要求信号を出力する電源立上げリセット
回路と、前記各リセット要求信号あるいは割込要求に応
じてタイミングを計りなが゛ら相当するＩＰＳＢ上のリ
セット信号Ｒ８Ｔ’およびＤＣＬＯＷ’の出力を要求す
るマイクロコントローラと、この出力要求あるいは電源
立上げリセット回路からのコールドリセット要求あるい
は電源部からのＴｉ源状態信号によりＲ８Ｔ＠およびＤ
ＣＬＯＷ’のオン・オフを制御するリセットコントロー
ル回路と、を具備した、システムバスのリセット信号ｍ
＊ｉ装置を創案した。
（作用）
このような構成を備えたシステムバスのリセット信号制
御装置であれば、電源立上げ時のリセット回路によりコ
ールドリセット要求を出してリセットコントロール回路
を動作させ、コールドリセットに対応するＤ ＣＬ Ｏ
Ｗ”とＲ８Ｔ’両信号をｉ ＰＳＢバスの規格に応じて
オン・オフさせることが可能になるとともに、電源断時
あるいは同立下げ時、ｉ ＰＳＢバスを介したリセット
要求コマンドやリモートのリセット要求の発生時、なら
びにシステムのストール（ｓｔａｌｌ ）発生時などに
対応して、適宜前記の両信号もしくはウオームリセット
に相当するＲ８Ｔ”信号のみの出力を統御することが可
能となる。
御装置であれば、電源立上げ時のリセット回路によりコ
ールドリセット要求を出してリセットコントロール回路
を動作させ、コールドリセットに対応するＤ ＣＬ Ｏ
Ｗ”とＲ８Ｔ’両信号をｉ ＰＳＢバスの規格に応じて
オン・オフさせることが可能になるとともに、電源断時
あるいは同立下げ時、ｉ ＰＳＢバスを介したリセット
要求コマンドやリモートのリセット要求の発生時、なら
びにシステムのストール（ｓｔａｌｌ ）発生時などに
対応して、適宜前記の両信号もしくはウオームリセット
に相当するＲ８Ｔ”信号のみの出力を統御することが可
能となる。
（実施例）
第１図は、本発明が適用された一実施例としての、シス
テムバスのリセット信号制御装置の概略ブロック図であ
る。１はマイクロコントローラ、２はＪ ＰＳＢバスへ
のドライバを含むリセットコントロール回路、３は電源
立上げ時リセット回路、４はリセット割込回路、５はシ
ステムの電源部、そして６はｉ ＰＳ８バスインターフ
ェイスで、マイクロコントローラ１とｉ ＰＳＢバス上
の他の構成要素（エージェント）とのデータ転送を行な
う。
テムバスのリセット信号制御装置の概略ブロック図であ
る。１はマイクロコントローラ、２はＪ ＰＳＢバスへ
のドライバを含むリセットコントロール回路、３は電源
立上げ時リセット回路、４はリセット割込回路、５はシ
ステムの電源部、そして６はｉ ＰＳ８バスインターフ
ェイスで、マイクロコントローラ１とｉ ＰＳＢバス上
の他の構成要素（エージェント）とのデータ転送を行な
う。
また、第２ＦＩＪはｉ ＰＳＢバス上のシステムリセッ
ト信号ＤＣＬＯＷ’とＲ８Ｔ”との出力状態を示したタ
イミングチャートであり、（ａ）はコールドリセット時
、（ｂ）はウオームリセット時を表わしている。なお図
中のｔｌ、ｔ２、ｔ３は、＋ ｐｓｓバスの規格により
決定される最小信号保持時間を満足する時間幅を示して
いる。また“※”は負論理を示し、図中の各信号は高位
（）−１ｒＧ）−１＞にある時はオフ、低位（ＬＯＷ）
にある時がオンの状態を表わしている。
ト信号ＤＣＬＯＷ’とＲ８Ｔ”との出力状態を示したタ
イミングチャートであり、（ａ）はコールドリセット時
、（ｂ）はウオームリセット時を表わしている。なお図
中のｔｌ、ｔ２、ｔ３は、＋ ｐｓｓバスの規格により
決定される最小信号保持時間を満足する時間幅を示して
いる。また“※”は負論理を示し、図中の各信号は高位
（）−１ｒＧ）−１＞にある時はオフ、低位（ＬＯＷ）
にある時がオンの状態を表わしている。
次に動作を説明すると、まず電源立上げ時には、システ
ム電源部５が起動されると電源電圧の非安定期間に、電
源立上げリセット回路３よリコールトリセット要求信号
ＣおよびＪが各々リセットコントロール回路２およびマ
イクロコントローラ１に送達される。リセットコントロ
ール回路２は前記信号Ｃが有効（高位）になると無条件
に、信号８１ （ＤＣＬＯＷ’ ）と信号８２ （Ｒ８
Ｔ” ）をオン（低位）にする。そして電源電圧が安定
すると、電源部５からの信号Ｅが高位になり、これによ
って信号Ｂ１ （ＤＣＬＯＷ” ）はオフ（高位）にさ
れる。即ち、 ＤＣＬＯＷ’＝Ｃ”ＡＮＤ Ｅ （※は負論理）と
なる。またリセット信号８２ （Ｒ３Ｔ”）は、マイク
ロコントローラ１から出力されるボートデータＡにより
、リセットコントロール回路２にてオン状態が保持され
ている。マイクロコントローラ１は、電源立上げリセッ
ト回路３の出力信号Ｊにより、数ミリ秒間リセットされ
、この間前記ボートデータＡを出し続けてＲ８Ｔ”をオ
ンに保持する。その後、イニシシャライズシーケンスを
行ない、さらにＤＣＬＯＷ＠がオフになるまで待ち、【
２の間保持した後前記データＡによりリセットコントロ
ール回路２にＲ８Ｔ’信号（Ｂ２）をオフにさせる。
ム電源部５が起動されると電源電圧の非安定期間に、電
源立上げリセット回路３よリコールトリセット要求信号
ＣおよびＪが各々リセットコントロール回路２およびマ
イクロコントローラ１に送達される。リセットコントロ
ール回路２は前記信号Ｃが有効（高位）になると無条件
に、信号８１ （ＤＣＬＯＷ’ ）と信号８２ （Ｒ８
Ｔ” ）をオン（低位）にする。そして電源電圧が安定
すると、電源部５からの信号Ｅが高位になり、これによ
って信号Ｂ１ （ＤＣＬＯＷ” ）はオフ（高位）にさ
れる。即ち、 ＤＣＬＯＷ’＝Ｃ”ＡＮＤ Ｅ （※は負論理）と
なる。またリセット信号８２ （Ｒ３Ｔ”）は、マイク
ロコントローラ１から出力されるボートデータＡにより
、リセットコントロール回路２にてオン状態が保持され
ている。マイクロコントローラ１は、電源立上げリセッ
ト回路３の出力信号Ｊにより、数ミリ秒間リセットされ
、この間前記ボートデータＡを出し続けてＲ８Ｔ”をオ
ンに保持する。その後、イニシシャライズシーケンスを
行ない、さらにＤＣＬＯＷ＠がオフになるまで待ち、【
２の間保持した後前記データＡによりリセットコントロ
ール回路２にＲ８Ｔ’信号（Ｂ２）をオフにさせる。
電源断あるいは立上げ時には、その予告信号として電源
部５より信号Ｅが低位で出力される。この信号Ｅを受け
てリセットコントロール回路２は、ＤＣＬＯＷ’信＠（
８１）をオンにするとともにりけット割込回路４に信＠
Ｄを高位にして出力しマイクロコントローラ１への割込
信号Ｋを発生さぼる。こうして割込を受けたマイクロコ
ントローラ１は第２図（ａ）の様に、ＤＣＬＯＷ”がオ
ンになった時点からざらにｔｌの時間をおいて、ボート
データＡ１リセットコントロール回路２を通じてＲ８Ｔ
” （Ｂ２）信号をオンにする。
部５より信号Ｅが低位で出力される。この信号Ｅを受け
てリセットコントロール回路２は、ＤＣＬＯＷ’信＠（
８１）をオンにするとともにりけット割込回路４に信＠
Ｄを高位にして出力しマイクロコントローラ１への割込
信号Ｋを発生さぼる。こうして割込を受けたマイクロコ
ントローラ１は第２図（ａ）の様に、ＤＣＬＯＷ”がオ
ンになった時点からざらにｔｌの時間をおいて、ボート
データＡ１リセットコントロール回路２を通じてＲ８Ｔ
” （Ｂ２）信号をオンにする。
ｉ ＰＳＢバスを介した外部エージェントからのリセッ
ト要求コマンドについては、ｉ ＰＳＢバスインターフ
ェイス回路６で受信され、マイクロコントローラ１に送
られる。マイクロコントローラ１は、このコマンドを認
識してコールドもしくはウオームリセットを判別し、ボ
ートデータＡを制御して各々第２図（ａ＞もしくは（ｂ
）のタイミングでＤＣＬＯＷ”ならびに（あるいは）
Ｒ８Ｔ０信号をリセットコントロール回路２に出力させ
る。
ト要求コマンドについては、ｉ ＰＳＢバスインターフ
ェイス回路６で受信され、マイクロコントローラ１に送
られる。マイクロコントローラ１は、このコマンドを認
識してコールドもしくはウオームリセットを判別し、ボ
ートデータＡを制御して各々第２図（ａ＞もしくは（ｂ
）のタイミングでＤＣＬＯＷ”ならびに（あるいは）
Ｒ８Ｔ０信号をリセットコントロール回路２に出力させ
る。
また、リモート信号によるリセット要求時には、リセッ
ト割込回路４を通じて、コールドもしくはウオームリセ
ットの区別とともにマイクロコントローラ１に割込信号
Ｋが送られ、上記コマンド時と同様に両リセット信号の
出力が１１御される。
ト割込回路４を通じて、コールドもしくはウオームリセ
ットの区別とともにマイクロコントローラ１に割込信号
Ｋが送られ、上記コマンド時と同様に両リセット信号の
出力が１１御される。
ざらに、システムのストール発生時にも、マイクロコン
トローラ１内のリセットレジスタ（不図示）にセットす
ることによ、す、同様に両リセット信号がＩ、ＩＩ ｔ
ａｎ・出力される。
トローラ１内のリセットレジスタ（不図示）にセットす
ることによ、す、同様に両リセット信号がＩ、ＩＩ ｔ
ａｎ・出力される。
このようにして、マイクロコントローラ１により出力タ
イミングを制御しながら、システムのリセット信号Ｒ８
Ｔ” 、ＤＣＬＯＷ’をｉ ＰＳＢバスの規定にそって
、オン・オフさせることが可能となる。
イミングを制御しながら、システムのリセット信号Ｒ８
Ｔ” 、ＤＣＬＯＷ’をｉ ＰＳＢバスの規定にそって
、オン・オフさせることが可能となる。
以上説明したように、本発明が適用されたシステムバス
のリセット信号制御装置であれば、コールドリセットも
しくはウオームリセットの信号出力要求発生時に、該シ
ステムバスの規格に応じた相当リセット信号を、容易に
、簡易な回路構成で、制御しながら出力させることが可
能となる。
のリセット信号制御装置であれば、コールドリセットも
しくはウオームリセットの信号出力要求発生時に、該シ
ステムバスの規格に応じた相当リセット信号を、容易に
、簡易な回路構成で、制御しながら出力させることが可
能となる。
また、システムバスを通じた外部構成要素からのリセッ
ト要求や、リモート信号によるリセット要求にも対応す
ることが可能である。
ト要求や、リモート信号によるリセット要求にも対応す
ることが可能である。
第１図は本発明が適用された一実施例のシステムバスの
リセット信号ＩｉＩ１ｗｌＪ装置の概略ブロック図、第
２図は同側におけるシステムリセット信号の出力タイミ
ングチャートである。
リセット信号ＩｉＩ１ｗｌＪ装置の概略ブロック図、第
２図は同側におけるシステムリセット信号の出力タイミ
ングチャートである。
Claims (1)
- （１）情報処理システムのシステムバスを介して、メモ
リクリアを含むシステム全体の初期化を行なうべきコー
ルドリセットの要求コマンド、あるいはシステム動作に
ついての初期化を行ないメモリクリアは含まないウォー
ムリセットの要求コマンドを受けて、コールドもしくは
ウォームリセットの要求信号を発生させるシステムバス
インターフェイス回路と、 電源立上げ時の非安定期に前記コールドリセットの要求
信号を発生させる電源立上げリセット回路と、 コールドもしくはウォームリセットを要求するリモート
信号を受取つて、各リセットの為の割込要求信号を発生
させるリセット割込回路と、前記コールドもしくはウォ
ームリセットの要求信号あるいは前記割込要求信号を受
けて、タイミングを制御しながら、コールドもしくはウ
ォームリセットに相当するシステムバス上の複数のリセ
ット信号の出力要求を行なうマイクロコントローラと、 前記出力要求あるいは電源立上げリセット回路からのコ
ールドリセット要求に応じて、あるいはシステムの電源
部からの電源断予告信号などの電源稼動状態に起因する
情報信号を受信して、前記システムバス上の複数のリセ
ット信号をオン、オフさせるリセットコントロール回路
と、 を具備し、システム電源の立上げ・立下げ及び電源断と
、システムバスを介したリセット要求、リモートリセッ
ト要求などの各リセット要求に応じて、これに相当する
システムバス上の複数のリセット信号のオン・オフを、
タイミングを計りながら制御することを特徴としたシス
テムバスのリセット信号制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076484A JPS63244251A (ja) | 1987-03-31 | 1987-03-31 | システムバスのリセツト信号制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076484A JPS63244251A (ja) | 1987-03-31 | 1987-03-31 | システムバスのリセツト信号制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244251A true JPS63244251A (ja) | 1988-10-11 |
Family
ID=13606478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076484A Pending JPS63244251A (ja) | 1987-03-31 | 1987-03-31 | システムバスのリセツト信号制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
-
1987
- 1987-03-31 JP JP62076484A patent/JPS63244251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
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