JPS63244667A - バイポ−ラ集積回路の製造方法 - Google Patents
バイポ−ラ集積回路の製造方法Info
- Publication number
- JPS63244667A JPS63244667A JP62079106A JP7910687A JPS63244667A JP S63244667 A JPS63244667 A JP S63244667A JP 62079106 A JP62079106 A JP 62079106A JP 7910687 A JP7910687 A JP 7910687A JP S63244667 A JPS63244667 A JP S63244667A
- Authority
- JP
- Japan
- Prior art keywords
- type impurity
- type
- diffusion layer
- impurity diffusion
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、バイポーラ集積回路の製造方法に関し、特
に同一半導体基板上に他の素子とＰＮ分離しつつ縦型Ｐ
ＮＰトランジスタを形成する方法に関する。
に同一半導体基板上に他の素子とＰＮ分離しつつ縦型Ｐ
ＮＰトランジスタを形成する方法に関する。
［従来の技術］
第２Ａ図〜第２■図は、従来のバイポーラＩＣの製造方
法を示す工程別断面図である。以下、これら第２Ａ図〜
第２■図を用いて従来のバイポーラＩＣの製造方法を説
明する。
法を示す工程別断面図である。以下、これら第２Ａ図〜
第２■図を用いて従来のバイポーラＩＣの製造方法を説
明する。
第２Ａ図
まず、Ｐ型シリコン基板１の表面に酸化処理によって第
１の酸化膜２を形成し、これを写真製版技術を用いてバ
ターニングする。次に、バターニングされた第１の酸化
１１２をマスクとして、アンチモン、砒素、リン等のＮ
型不純物をイオン注入法や拡散法を用いてＰ型シリコン
基板１に導入する。
１の酸化膜２を形成し、これを写真製版技術を用いてバ
ターニングする。次に、バターニングされた第１の酸化
１１２をマスクとして、アンチモン、砒素、リン等のＮ
型不純物をイオン注入法や拡散法を用いてＰ型シリコン
基板１に導入する。
第２Ｂ図
Ｎｌ不純物を導入したＰ型シリコン基板１を熱処理し、
Ｎ型不純物の活性化を行ない、Ｎ型埋込拡散層３を形成
する。同時に、Ｐ型シリコン基板１のＮ’ｌ埋込拡散層
３上に第２の酸化膜ぺを形成する。次に、この第２の酸
化ｌ！４を写真製版技術でバターニングし、このバター
ニングされた第２の酸化１１４をマスクとして、ボロン
等のＰ型不純物をイオン注入法ヤ拡散法を用いてＰ型シ
リコン基板１に導入する。
Ｎ型不純物の活性化を行ない、Ｎ型埋込拡散層３を形成
する。同時に、Ｐ型シリコン基板１のＮ’ｌ埋込拡散層
３上に第２の酸化膜ぺを形成する。次に、この第２の酸
化ｌ！４を写真製版技術でバターニングし、このバター
ニングされた第２の酸化１１４をマスクとして、ボロン
等のＰ型不純物をイオン注入法ヤ拡散法を用いてＰ型シ
リコン基板１に導入する。
第２Ｃ図
Ｐ型不純物を導入したＰ型シリコン基板１を熱処理し、
Ｐ型不純物の活性化を行ない、拡散定数の差を利用して
、Ｎ型埋込拡散層３上にＰ型埋込分離層５および５′
（これらの層が、将来縦型ＰＮＰトランジスタのコレク
タおよび素子間分離拡散層となる）を形成し、Ｐ型シリ
コン基板１上の酸化膜４を湿式のエツチングで除去し、
Ｎ型シリコンエピタキシャル層６を形成する。次に１．
ＮＰ！ｌ！シリコンエピタキシャル層６上に層化上理に
よって第３の酸化膜７を形成し、これを写真製版技術を
用いてバターニングし、このバターニングされた第３の
酸化１１７をマスクとしてリン、砒素等のＮ型不純物を
イオン注入等でＮ型シリコンエピタキシャル層６上に導
入する。
Ｐ型不純物の活性化を行ない、拡散定数の差を利用して
、Ｎ型埋込拡散層３上にＰ型埋込分離層５および５′
（これらの層が、将来縦型ＰＮＰトランジスタのコレク
タおよび素子間分離拡散層となる）を形成し、Ｐ型シリ
コン基板１上の酸化膜４を湿式のエツチングで除去し、
Ｎ型シリコンエピタキシャル層６を形成する。次に１．
ＮＰ！ｌ！シリコンエピタキシャル層６上に層化上理に
よって第３の酸化膜７を形成し、これを写真製版技術を
用いてバターニングし、このバターニングされた第３の
酸化１１７をマスクとしてリン、砒素等のＮ型不純物を
イオン注入等でＮ型シリコンエピタキシャル層６上に導
入する。
第２Ｄ図
次に、熱処理を施し、第４の酸化Ｗ４９を形成しつつ、
Ｎ型不純物を活性化し、Ｎウェル層８（この層が縦型Ｐ
ＮＰＩ−ランジスタのベースの一部となる）を形成する
。次に、第４の酸化膜９を写真製版技術でバターニング
し、このバターニングされた第４の酸化ｉＩ９をマスク
として、ボロン等のＰ型不純物を拡散法等でＮ型シリコ
ンエピタキシャル層６表面に導入する。
Ｎ型不純物を活性化し、Ｎウェル層８（この層が縦型Ｐ
ＮＰＩ−ランジスタのベースの一部となる）を形成する
。次に、第４の酸化膜９を写真製版技術でバターニング
し、このバターニングされた第４の酸化ｉＩ９をマスク
として、ボロン等のＰ型不純物を拡散法等でＮ型シリコ
ンエピタキシャル層６表面に導入する。
第２Ｅ図
Ｎ型シリコンエピタキシャル層６にＰ型不純物を導入し
たＰ型シリコン基板１に熱処理を施し、第５の酸化膜１
１を形成しつつＰ型不純物を活性化し、Ｐ型上方弁離層
１０．１０’をＰ型埋込分１ｌ１１層５，５′に到達す
るように拡散し、Ｐ型埋応分離層５′とＰ型上方分離ｍ
１ｏ’で素子分離を行なう。
たＰ型シリコン基板１に熱処理を施し、第５の酸化膜１
１を形成しつつＰ型不純物を活性化し、Ｐ型上方弁離層
１０．１０’をＰ型埋込分１ｌ１１層５，５′に到達す
るように拡散し、Ｐ型埋応分離層５′とＰ型上方分離ｍ
１ｏ’で素子分離を行なう。
第２Ｆ図
次に、第５の酸化！１１１を写真製版技術でバターニン
グし、このバターニングされた第５の酸化膜１１をマス
クとしてボロン等のＰ型不純物をイオン注入法等でＮ型
シリコンエピタキシャルＷ６上に導入する。
グし、このバターニングされた第５の酸化膜１１をマス
クとしてボロン等のＰ型不純物をイオン注入法等でＮ型
シリコンエピタキシャルＷ６上に導入する。
第２Ｇ図
さらに、熱処理を施し、第６の酸化膜１３をＮ型シリコ
ンエピタキシャルＷ！Ｊ６上に形成しつつ、Ｐ型不純物
を活性化し、Ｐ型エミッタ層１２（この層が縦型ＰＮＰ
）−ランジスタのエミッタとなる）およびＰ型ベース層
１２′ （この層がＮＰＮトランジスタのベースとなる
）を形成する。そして、第６の酸化膜１３を写真製版技
術でバターニングし、このバターニングされた第６の酸
化膜１３をマスクとして砒素等のＮ型不純物をイオン注
入法等でＮ型シリコンエピタキシャル層６上に導入する
。
ンエピタキシャルＷ！Ｊ６上に形成しつつ、Ｐ型不純物
を活性化し、Ｐ型エミッタ層１２（この層が縦型ＰＮＰ
）−ランジスタのエミッタとなる）およびＰ型ベース層
１２′ （この層がＮＰＮトランジスタのベースとなる
）を形成する。そして、第６の酸化膜１３を写真製版技
術でバターニングし、このバターニングされた第６の酸
化膜１３をマスクとして砒素等のＮ型不純物をイオン注
入法等でＮ型シリコンエピタキシャル層６上に導入する
。
第２Ｈ図
これに熱処理を施し、Ｎ型不純物を活性化し、Ｎ型ベー
ス層１４くこの層が縦型ＰＮＰトランジスタ゛のベース
となる）、Ｎ型エミッタ１１１４’（この層がＮＰＮト
ランジスタのエミッタとなる）およびＮ型コレクタＦ１
１４”（この層がＮＰＮトランジスタのコレクタとなる
）を形成する。さらに、第６の酸化膜１３上に数ｍｏｉ
％のリンを含んだＰＳＧ （Ｐｈｏｓｐｈｏ ５ｌｌ
ｌｃａｔｅ Ｇｌａｓｓ）等の表面保護１１１１５を形
成する。
ス層１４くこの層が縦型ＰＮＰトランジスタ゛のベース
となる）、Ｎ型エミッタ１１１４’（この層がＮＰＮト
ランジスタのエミッタとなる）およびＮ型コレクタＦ１
１４”（この層がＮＰＮトランジスタのコレクタとなる
）を形成する。さらに、第６の酸化膜１３上に数ｍｏｉ
％のリンを含んだＰＳＧ （Ｐｈｏｓｐｈｏ ５ｌｌ
ｌｃａｔｅ Ｇｌａｓｓ）等の表面保護１１１１５を形
成する。
第２Ｉ図
各不純物拡散層上の第６の酸化膜１３および表面保１１
１１５にコンタクト孔を形成し、金属配線１６を形成し
、最終保護１１１７を表面に形成する。
１１５にコンタクト孔を形成し、金属配線１６を形成し
、最終保護１１１７を表面に形成する。
［発明が解決しようとする問題点］
従来の半導体装置は、以上のような工程で製造されてい
るので、素子分離耐圧を上げるために、Ｐ型埋込分離層
５．５′をＰ型上方弁離層１０゜１０′に到達させすぎ
ると、縦型ＰＮＰトランジスタのベース幅（第２■図の
ａの部分）が小さくなり、縦型ＰＮＰトランジスタのエ
ミッターコレクタ間耐圧が小さくなったり、最悪の場合
は、ＰＮＰトランジスタとして動作しないなどの問題点
があった。
るので、素子分離耐圧を上げるために、Ｐ型埋込分離層
５．５′をＰ型上方弁離層１０゜１０′に到達させすぎ
ると、縦型ＰＮＰトランジスタのベース幅（第２■図の
ａの部分）が小さくなり、縦型ＰＮＰトランジスタのエ
ミッターコレクタ間耐圧が小さくなったり、最悪の場合
は、ＰＮＰトランジスタとして動作しないなどの問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、素子分離耐圧は十分に高くできるとともに、
縦型ＰＮＰトランジスタのエミッターコレクタ間電圧も
高いバイポーラＩＣの製造方法を提供することを目的と
する。
たもので、素子分離耐圧は十分に高くできるとともに、
縦型ＰＮＰトランジスタのエミッターコレクタ間電圧も
高いバイポーラＩＣの製造方法を提供することを目的と
する。
［問題点を解決するための手段］
この発明に係るバイポーラ集積回路の製造方法は、まず
Ｐ型半導体基板上において少なくとも縦型ＰＮＰトラン
ジスタを形成すべき領域に第１のＮ型不純物拡散層を形
成する。
Ｐ型半導体基板上において少なくとも縦型ＰＮＰトラン
ジスタを形成すべき領域に第１のＮ型不純物拡散層を形
成する。
次に、Ｐ型半導体基板上において、縦型ＰＮＰトランジ
スタと隣接する他の素子との分離領域および第１のＮ型
不純物拡散層上の所定の領域に第１のＰ型不純物拡散層
を形成する。
スタと隣接する他の素子との分離領域および第１のＮ型
不純物拡散層上の所定の領域に第１のＰ型不純物拡散層
を形成する。
次に、第１のＮ型不純物拡散層上に形成された第１のＰ
型不純物拡散層の一部分をエツチングで除去する。
型不純物拡散層の一部分をエツチングで除去する。
次に、ＰｇＪ！半導体基板の全面に表面が平坦なＮ型エ
ピタキシャル層を形成する。
ピタキシャル層を形成する。
次に、Ｎ型エピタキシャル層において、第１のＰ型不純
物拡散層のエツチングされた部分に対向する位置に第２
のＮ型不純物撞＠層を形成する。
物拡散層のエツチングされた部分に対向する位置に第２
のＮ型不純物撞＠層を形成する。
次に、Ｎ型エピタキシャル層において、縦型ＰＮＰトラ
ンジスタと隣接の他の素子との分離儂域に形成された第
１のＰ型不純物拡散層の上部領域および第１のＮ型不純
物拡散層上に形成された第１のＰ型不純物拡散層のエツ
チングされていない部分の上部領域に、第２のＰ型不純
物拡散層を、第１のＰ型不純物拡散層に到達する深さま
で形成する。
ンジスタと隣接の他の素子との分離儂域に形成された第
１のＰ型不純物拡散層の上部領域および第１のＮ型不純
物拡散層上に形成された第１のＰ型不純物拡散層のエツ
チングされていない部分の上部領域に、第２のＰ型不純
物拡散層を、第１のＰ型不純物拡散層に到達する深さま
で形成する。
次に、Ｎ型エピタキシャル層において、第２のＮ型不純
物拡散層内に第３のＰ型不純物層を形成する。
物拡散層内に第３のＰ型不純物層を形成する。
最後に、Ｎ型エピタキシャル層において、第２のＮ型不
純物拡散層内の第３のＰ型不純物層以外の位置に第３の
Ｎ型不純物拡散層を形成する。
純物拡散層内の第３のＰ型不純物層以外の位置に第３の
Ｎ型不純物拡散層を形成する。
この発明においては、Ｐ型半導体基板の上にＮ型エピタ
キシャル層を形成する前に、Ｐ型半導体基板に形成され
た第１のＰ型不純物拡散層（将来、縦型ＰＮＰトランジ
スタのコレクタを形成する）の一部分をエツチングする
ことにより、この第１のＰ型不純物拡散層がＮ型エピタ
キシャル層に拡散するのを抑制し、それによって縦型Ｐ
ＮＰトランジスタのベース幅を十分に確保し、その結果
縦型ＰＮＰトランジスタのエミッターコレクタ間耐圧の
向上を図る。
キシャル層を形成する前に、Ｐ型半導体基板に形成され
た第１のＰ型不純物拡散層（将来、縦型ＰＮＰトランジ
スタのコレクタを形成する）の一部分をエツチングする
ことにより、この第１のＰ型不純物拡散層がＮ型エピタ
キシャル層に拡散するのを抑制し、それによって縦型Ｐ
ＮＰトランジスタのベース幅を十分に確保し、その結果
縦型ＰＮＰトランジスタのエミッターコレクタ間耐圧の
向上を図る。
［実施例］
第１Ａ図〜第１Ｈ図は、この発明の一実施例によるバイ
ポーラＩＣの製造方法を示す工程別断面図である。以下
、これら第１Ａ図〜第１Ｈ図を参照して、この発明の一
実施例によるバイポーラＩＣの製゛造方法を説明する。
ポーラＩＣの製造方法を示す工程別断面図である。以下
、これら第１Ａ図〜第１Ｈ図を参照して、この発明の一
実施例によるバイポーラＩＣの製゛造方法を説明する。
第１Ａ図
Ｐ型シリコン基板１の表面に酸化処理によって第１の酸
化１１！２を形成し、これを写真製版技術を用いてバタ
ーニングし、このバターニングされた第１の酸化１２を
マスクとして、アンチモン等のＮ型不純物を拡散法等で
Ｐ型シリコン基板１に導入する。
化１１！２を形成し、これを写真製版技術を用いてバタ
ーニングし、このバターニングされた第１の酸化１２を
マスクとして、アンチモン等のＮ型不純物を拡散法等で
Ｐ型シリコン基板１に導入する。
第１Ｂ図
Ｎ型不純物を導入したＰ型シリコン基板１を熱処理し、
第２の酸化ＷＩＡ４を形成すると同時に、Ｎ型不純物を
活性化し、Ｎ型埋込拡散層３を形成する。次に、第２の
酸化１１４を写真製版技術を用いてバターニングし、こ
のバターニングされた第２の酸化１１４をマスクとして
、ボロン等のＰ型不純物をイオン注入法や拡散法を用い
てＰ型シリコン基板１に導入する。
第２の酸化ＷＩＡ４を形成すると同時に、Ｎ型不純物を
活性化し、Ｎ型埋込拡散層３を形成する。次に、第２の
酸化１１４を写真製版技術を用いてバターニングし、こ
のバターニングされた第２の酸化１１４をマスクとして
、ボロン等のＰ型不純物をイオン注入法や拡散法を用い
てＰ型シリコン基板１に導入する。
第１Ｃ図
Ｐ’！不純物を導入したＰ型シリコン基板１を熱処理し
、Ｐ型不純物を活性化し、Ｐ型層込分離層５．５′を形
成し、表面の酸化膜を除去する。
、Ｐ型不純物を活性化し、Ｐ型層込分離層５．５′を形
成し、表面の酸化膜を除去する。
第１Ｄ図
次に、縦型ＰＮＰトランジスタのコレクタとなる領域の
Ｐ型シリコン基板１（すなわちＰ型埋応分離層５の一部
分）をエツチングし、縦型ＰＮＰトランジスタ埋込コレ
クタ１１５０を形成する。なお、このときのエツチング
方法としては、湿式または乾式エツチングのいずれを用
いてもよく、さらに等方性または異方性エツチングのい
ずれを用いてもよい。
Ｐ型シリコン基板１（すなわちＰ型埋応分離層５の一部
分）をエツチングし、縦型ＰＮＰトランジスタ埋込コレ
クタ１１５０を形成する。なお、このときのエツチング
方法としては、湿式または乾式エツチングのいずれを用
いてもよく、さらに等方性または異方性エツチングのい
ずれを用いてもよい。
第１Ｅ図
各埋込拡散層を形成したＰ型シリコン基板１上に、Ｎ型
シリロンエピタキシャルＨ６を表面が平坦となるように
形成（たとえばエッチバック法を用いて形成）シ、さら
にこのＮ型シリコンエピタキシャル層６上に酸化処理に
よって第３の酸化膜７を形成する。このとき、Ｐｌｊ：
！埋込弁１１１１５’および縦型ＰＮＰトランジスタ埋
込コレクタ層５０のＮ型シリコンエピタキシャル１１６
への拡散が起こるが、縦型ＰＮＰトランジスタ埋込コレ
クタ層５０のエツチングされた部分はその表面のＰ型不
純物ｍｊｆが他の部分よりも低くなっているため、縦型
ＰＮＰトランジスタ埋込コレクタ１１５０におけるエツ
チングされた部分のＮ型シリコンエピタキシャルＷＪ６
への拡散は、ＰＰＪ！埋込分離層５′の拡散よりも抑制
することができる。次に、表面の第３の酸化１１７を写
真製版技術を用いてバターニングし、このバターニング
された第３の酸化１１１７をマスクとして、リン等のＮ
型不純物をイオン注入等でＮ型シリコンエピタキシャル
層６へ導入する。
シリロンエピタキシャルＨ６を表面が平坦となるように
形成（たとえばエッチバック法を用いて形成）シ、さら
にこのＮ型シリコンエピタキシャル層６上に酸化処理に
よって第３の酸化膜７を形成する。このとき、Ｐｌｊ：
！埋込弁１１１１５’および縦型ＰＮＰトランジスタ埋
込コレクタ層５０のＮ型シリコンエピタキシャル１１６
への拡散が起こるが、縦型ＰＮＰトランジスタ埋込コレ
クタ層５０のエツチングされた部分はその表面のＰ型不
純物ｍｊｆが他の部分よりも低くなっているため、縦型
ＰＮＰトランジスタ埋込コレクタ１１５０におけるエツ
チングされた部分のＮ型シリコンエピタキシャルＷＪ６
への拡散は、ＰＰＪ！埋込分離層５′の拡散よりも抑制
することができる。次に、表面の第３の酸化１１７を写
真製版技術を用いてバターニングし、このバターニング
された第３の酸化１１１７をマスクとして、リン等のＮ
型不純物をイオン注入等でＮ型シリコンエピタキシャル
層６へ導入する。
第１Ｆ図
次に、熱処理を施し、第４の酸化膜９を形成しつつＮ型
不純物を活性化し、Ｎウェル層８〈この舅は縦型ＰＮＰ
トランジスタのベースの一部となる）を形成する。次に
、写真製版技術を用いて第４の酸化ｌＩ９をバターニン
グし、このバターニングされた第４の酸化膜９をマスク
として、ボロン等のＰ型不純物をＮ型エピタキシャル層
６表面に導入する。
不純物を活性化し、Ｎウェル層８〈この舅は縦型ＰＮＰ
トランジスタのベースの一部となる）を形成する。次に
、写真製版技術を用いて第４の酸化ｌＩ９をバターニン
グし、このバターニングされた第４の酸化膜９をマスク
として、ボロン等のＰ型不純物をＮ型エピタキシャル層
６表面に導入する。
第１Ｇ図
これを熱処理し、表面に第５の酸化１１１１を形成しつ
つ、Ｐ型不純物を活性化し、Ｐ型上方分離層ｉｏ、ｉｏ
’をＰ型埋込分離！１１５’および縦型ＰＮＰトランジ
スタ埋込コレクタｌ１５０に到達するように拡散し、Ｐ
型埋込分離層５′とＰ型上方分１１層１０′で素子分離
を行なう。
つ、Ｐ型不純物を活性化し、Ｐ型上方分離層ｉｏ、ｉｏ
’をＰ型埋込分離！１１５’および縦型ＰＮＰトランジ
スタ埋込コレクタｌ１５０に到達するように拡散し、Ｐ
型埋込分離層５′とＰ型上方分１１層１０′で素子分離
を行なう。
第１Ｈ図 ゛
その後、前記の第２Ｆ図〜第２■図と同様の方法で、Ｐ
型エミッタ層１２．Ｐ型ベース層１２′。
型エミッタ層１２．Ｐ型ベース層１２′。
第６（７）ｌ化ｍｌ ３．Ｎ型’（−ス１１１４．Ｎ型
エミッタ層１４’、Ｎ型コレクタ層１４”、表面保護１
１Ｗｉ ５．金属配Ｊｉｉ１６．ｌ終保護膜１７を形成
し、縦型ＰＮＰトランジスタおよびＮＰＮトランジスタ
を完成させる。
エミッタ層１４’、Ｎ型コレクタ層１４”、表面保護１
１Ｗｉ ５．金属配Ｊｉｉ１６．ｌ終保護膜１７を形成
し、縦型ＰＮＰトランジスタおよびＮＰＮトランジスタ
を完成させる。
以上説明した製造方法により、素子分離耐圧は十分に高
＜、ｓｉｔ型ＰＮＰトランジスタのベース幅（第１Ｈ図
のＡの部分）も十分大きくすることができ、縦型ＰＮＰ
トランジスタのエミッターフしノクタ間耐圧を大きくす
ることができる。
＜、ｓｉｔ型ＰＮＰトランジスタのベース幅（第１Ｈ図
のＡの部分）も十分大きくすることができ、縦型ＰＮＰ
トランジスタのエミッターフしノクタ間耐圧を大きくす
ることができる。
なお、上記実施例では、縦型ＰＮＰトランジスタに隣接
してＮＰＮトランジスタを同時形成する方法について述
べたが、この発明では縦型ＰＮＰトランジスタに隣接す
る素子はＮＰＮトランジスタに限定されることはなく、
たとえば拡散抵抗やＰＮＰトランジスタを同時形成する
ものであってもよい。さらに、縦型ＰＮＰトランジスタ
に隣接する他の素子は、縦型ＰＮＰトランジスタの形成
前に既に形成されていてもよい。
してＮＰＮトランジスタを同時形成する方法について述
べたが、この発明では縦型ＰＮＰトランジスタに隣接す
る素子はＮＰＮトランジスタに限定されることはなく、
たとえば拡散抵抗やＰＮＰトランジスタを同時形成する
ものであってもよい。さらに、縦型ＰＮＰトランジスタ
に隣接する他の素子は、縦型ＰＮＰトランジスタの形成
前に既に形成されていてもよい。
［発明の効果］
以上のように、この発明によれば、縦型ＰＮＰトランジ
スタのコレクタとなる領域のＰ型半導体基板をＮ型エピ
タキシャル層の形成前にエツチングするようにしたので
、素子分離耐圧が十分に高く、かつ、縦型ＰＮＰトラン
ジスタのエミッターコレクタ間耐圧も十分に高く、高性
能で高集積度のバイポーラ集積回路を得ることができる
。
スタのコレクタとなる領域のＰ型半導体基板をＮ型エピ
タキシャル層の形成前にエツチングするようにしたので
、素子分離耐圧が十分に高く、かつ、縦型ＰＮＰトラン
ジスタのエミッターコレクタ間耐圧も十分に高く、高性
能で高集積度のバイポーラ集積回路を得ることができる
。
第１Ａ図〜第１Ｈ図はこの発明の一実施例によるバイポ
ーラＩＣの製造方法を示す主要工程断面図である。第２
Ａ図〜第２■図は従来のバイポーラＩＣの製造方法を示
す主要工程断面図である。 図において、１はＰ型シリコン基板、２は第１の酸化膜
、３はＮ型埋込拡散層、４は第２の酸化膜、５．５’は
Ｐ型埋応分離層、５０は縦型ＰＮＰトランジスタ埋込コ
レクタ層、６はＮ型シリコンエピタキシャル層、７は第
３の酸化膜、８はＮウェル層、９は第４の酸化膜、１０
．１０’はＰ型上方弁離層、１１は第５の酸化膜、１２
はＰ型エミッタ層、１２′はＰ型へ−ス層、１３は第６
の酸化膜、１４はＮ型ベース層、１４′はＮ型エミッタ
署、１４″はＮ型コレクタ層、１５は表面保護膜、１６
は金属配線、１７は最終像Ｉｍを示す。
ーラＩＣの製造方法を示す主要工程断面図である。第２
Ａ図〜第２■図は従来のバイポーラＩＣの製造方法を示
す主要工程断面図である。 図において、１はＰ型シリコン基板、２は第１の酸化膜
、３はＮ型埋込拡散層、４は第２の酸化膜、５．５’は
Ｐ型埋応分離層、５０は縦型ＰＮＰトランジスタ埋込コ
レクタ層、６はＮ型シリコンエピタキシャル層、７は第
３の酸化膜、８はＮウェル層、９は第４の酸化膜、１０
．１０’はＰ型上方弁離層、１１は第５の酸化膜、１２
はＰ型エミッタ層、１２′はＰ型へ−ス層、１３は第６
の酸化膜、１４はＮ型ベース層、１４′はＮ型エミッタ
署、１４″はＮ型コレクタ層、１５は表面保護膜、１６
は金属配線、１７は最終像Ｉｍを示す。
Claims (8)
- （１）同一のＰ型半導体基板上において、縦型ＰＮＰト
ランジスタを隣接する他の素子とＰＮ分離しつつ形成す
るためのバイポーラ集積回路の製造方法であって、 前記Ｐ型半導体基板上において、少なくとも前記縦型Ｐ
ＮＰトランジスタを形成すべき領域に第１のＮ型不純物
拡散層を形成する工程と、 前記Ｐ型半導体基板上において、前記縦型ＰＮＰトラン
ジスタと前記他の素子との分離領域および前記第１のＮ
型不純物拡散層上の所定の領域に第１のＰ型不純物拡散
層を形成する工程と、前記第１のＮ型不純物拡散層上に
形成された前記第１のＰ型不純物拡散層の一部分をエッ
チングする工程と、 前記Ｐ型半導体基板の全面に表面が平坦なＮ型エピタキ
シャル層を形成する工程と、 前記Ｎ型エピタキシャル層において、前記第１のＰ型不
純物拡散層のエッチングされた部分に対向する位置に第
２のＮ型不純物拡散層を形成する工程と、 前記Ｎ型エピタキシャル層において、前記分離領域に形
成された前記第１のＰ型不純物拡散層の上部領域および
前記第１のＮ型不純物拡散層上に形成された前記第１の
Ｐ型不純物拡散層のエッチングされていない部分の上部
領域に、第２のＰ型不純物拡散層を、当該第１のＰ型不
純物拡散層に到達する深さまで形成する工程と、 前記Ｎ型エピタキシャル層において、前記第２のＮ型不
純物拡散層内に第３のＰ型不純物層を形成する工程と、 前記Ｎ型エピタキシャル層において、前記第２のＮ型不
純物拡散層内の前記第３のＰ型不純物層以外の位置に第
３のＮ型不純物拡散層を形成する工程とを備える、バイ
ポーラ集積回路の製造方法。 - （２）前記他の素子は、前記縦型ＰＮＰトランジスタと
同時形成される、特許請求の範囲第１項記載のバイポー
ラ集積回路の製造方法。 - （３）前記他の素子はＮＰＮトランジスタである、特許
請求の範囲第２項記載のバイポーラ集積回路の製造方法
。 - （４）前記第１のＮ型不純物拡散層上に形成された前記
第１のＰ型不純物拡散層の一部分をエッチングする工程
は、湿式エッチングであることを特徴とする、特許請求
の範囲第１項ないし第３項のいずれかに記載のバイポー
ラ集積回路の製造方法。 - （５）前記第１のＮ型不純物拡散層上に形成された前記
第１のＰ型不純物拡散層の一部分をエッチングする工程
は、乾式エッチングであることを特徴とする、特許請求
の範囲第１項ないし第３項のいずれかに記載のバイポー
ラ集積回路の製造方法。 - （６）前記第１のＮ型不純物拡散層上に形成された前記
第１のＰ型不純物拡散層の一部分をエッチングする工程
は、等方性エッチングであることを特徴とする、特許請
求の範囲第１項ないし第５項のいずれかに記載のバイポ
ーラ集積回路の製造方法。 - （７）前記第１のＮ型不純物拡散層上に形成された前記
第１のＰ型不純物拡散層の一部分をエッチングする工程
は、異方性エッチングであることを特徴とする、特許請
求の範囲第１項ないし第５項のいずれかに記載のバイポ
ーラ集積回路の製造方法。 - （８）前記Ｎ型エピタキシャル層を形成する工程は、エ
ッチバック法を用いて行なわれることを特徴とする、特
許請求の範囲第１項ないし第７項のいずれかに記載のバ
イポーラ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079106A JPS63244667A (ja) | 1987-03-30 | 1987-03-30 | バイポ−ラ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079106A JPS63244667A (ja) | 1987-03-30 | 1987-03-30 | バイポ−ラ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244667A true JPS63244667A (ja) | 1988-10-12 |
| JPH0529148B2 JPH0529148B2 (ja) | 1993-04-28 |
Family
ID=13680642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079106A Granted JPS63244667A (ja) | 1987-03-30 | 1987-03-30 | バイポ−ラ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521726A (ja) * | 1991-06-27 | 1993-01-29 | Samsung Electron Co Ltd | ＢｉＣＭＯＳ装置及びその製造方法 |
| JP2006066788A (ja) * | 2004-08-30 | 2006-03-09 | Mitsubishi Electric Corp | 半導体装置 |
-
1987
- 1987-03-30 JP JP62079106A patent/JPS63244667A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521726A (ja) * | 1991-06-27 | 1993-01-29 | Samsung Electron Co Ltd | ＢｉＣＭＯＳ装置及びその製造方法 |
| JP2006066788A (ja) * | 2004-08-30 | 2006-03-09 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529148B2 (ja) | 1993-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60124869A (ja) | トランジスタの製造方法 | |
| JPS63244667A (ja) | バイポ−ラ集積回路の製造方法 | |
| JPH0311107B2 (ja) | ||
| JP3877459B2 (ja) | 半導体装置の製造方法 | |
| JPS6241422B2 (ja) | ||
| JPH02154428A (ja) | 集積回路装置用接合分離半導体領域構造 | |
| JPS5923556A (ja) | 半導体集積回路 | |
| JPH04364736A (ja) | 半導体集積回路装置 | |
| JPH01161764A (ja) | 半導体集積回路の製造方法 | |
| JPH061812B2 (ja) | 半導体集積回路の製造方法 | |
| JPS59152658A (ja) | 半導体装置とその製造方法 | |
| JPS6031105B2 (ja) | 半導体装置 | |
| JPH0389562A (ja) | 半導体装置 | |
| JPH01171263A (ja) | 半導体集積回路の製造方法 | |
| JPH07120713B2 (ja) | 半導体集積回路の製造方法 | |
| JPH02159035A (ja) | 集積回路装置 | |
| JPS60103640A (ja) | 半導体装置 | |
| JPH0582985B2 (ja) | ||
| JPH07147285A (ja) | 半導体装置およびその製造方法 | |
| JPH061810B2 (ja) | 半導体集積回路の製造方法 | |
| JPH04158526A (ja) | 半導体集積回路 | |
| JPH01132162A (ja) | 半導体装置の製造方法 | |
| JPS6329585A (ja) | 半導体集積回路装置 | |
| JPH04280636A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPS6110275A (ja) | 半導体装置 |