JPS6110275A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6110275A JPS6110275A JP59131410A JP13141084A JPS6110275A JP S6110275 A JPS6110275 A JP S6110275A JP 59131410 A JP59131410 A JP 59131410A JP 13141084 A JP13141084 A JP 13141084A JP S6110275 A JPS6110275 A JP S6110275A
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- 239000012535 impurity Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 13
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- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
- H10D62/184—Base regions of bipolar transistors, e.g. BJTs or IGBTs of lateral BJTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、ラテラルＰＮＰ型トランジスタを含む、半
導体装置に関する。
導体装置に関する。
（ロ）従来技術
一般に、集積回路における回路特性上の要求によりラテ
ラルＰＮＰ型トランジスタおよびＮＰＮ型トランジスタ
等を同一チップ内に形成することは通常行われている。
ラルＰＮＰ型トランジスタおよびＮＰＮ型トランジスタ
等を同一チップ内に形成することは通常行われている。
そしてこのとき、前記ＮＰＮ型トランジスタの利得を向
上さゼるには、エピタキシャル層の比抵抗を低くして飽
和抵抗を下げる必要があり、−力ラテラルＰＮＰ型トラ
ンジスタの利得を向上させるには、エピタキシャル層の
比抵抗を高くしてやる必要がある。しかしながら、最近
では消費電力の低減のため集積回路装置そのものの駆動
電圧の低電圧化が進みエピタキシャル層の比抵抗を低く
することにより、ＮＰＮ型トランジスタの利ｆ４４を向
上さゼる傾向になっている。この場合、エピタキシャル
層の比抵抗を低くするにつれてラテラルＰＮＰ型トラン
ジスタの電流増幅度ｈｆｅは低くなる。そのため、電流
増幅度ｈｆｅの高いラテラルＰＮＰ型トランジスタを形
成するには、素子形状を大きしな＋Ｊればならないとい
う問題を生しる。
上さゼるには、エピタキシャル層の比抵抗を低くして飽
和抵抗を下げる必要があり、−力ラテラルＰＮＰ型トラ
ンジスタの利得を向上させるには、エピタキシャル層の
比抵抗を高くしてやる必要がある。しかしながら、最近
では消費電力の低減のため集積回路装置そのものの駆動
電圧の低電圧化が進みエピタキシャル層の比抵抗を低く
することにより、ＮＰＮ型トランジスタの利ｆ４４を向
上さゼる傾向になっている。この場合、エピタキシャル
層の比抵抗を低くするにつれてラテラルＰＮＰ型トラン
ジスタの電流増幅度ｈｆｅは低くなる。そのため、電流
増幅度ｈｆｅの高いラテラルＰＮＰ型トランジスタを形
成するには、素子形状を大きしな＋Ｊればならないとい
う問題を生しる。
そこで、電流増幅度ｈｆｅの高いラテラルＩ） ＮＰ型
トランジスタの形成において、同一素子形状で異なる電
流増幅度ｈｆｅを得ることのできる半導体装置が望まれ
ている。
トランジスタの形成において、同一素子形状で異なる電
流増幅度ｈｆｅを得ることのできる半導体装置が望まれ
ている。
（ハ）目的
この発明は、同一素子形状で異なる電流増幅度ｈｆｅを
得ることのできる半導体装置を提供することを目的とし
ている。
得ることのできる半導体装置を提供することを目的とし
ている。
（ニ）構成
この発明に係る半導体装置は、ラテラルＰＮＰ型トラン
ジスタを含む半導体装置であって、エミッタ層とコレク
タ層との間にエピタキシャル層の濃度よりも低い濃度で
、しかも同じ極性の不純物層を形成したことを特徴とし
ている。
ジスタを含む半導体装置であって、エミッタ層とコレク
タ層との間にエピタキシャル層の濃度よりも低い濃度で
、しかも同じ極性の不純物層を形成したことを特徴とし
ている。
（ホ）実施例
第１図はこの発明に係る半導体装置の一実施例を示した
断面説明図である。
断面説明図である。
第１図において、■はラテラルＰＮＰ型トランジスタ、
１０はＰ型のシリコンからなる半導体基板であり、Ｎ中
型の埋め込み拡散層１１と、特にベースを形成するエピ
タキシャル層１２と、各素子を分離する分離拡散１’ｉ
１３とが形成されている。
１０はＰ型のシリコンからなる半導体基板であり、Ｎ中
型の埋め込み拡散層１１と、特にベースを形成するエピ
タキシャル層１２と、各素子を分離する分離拡散１’ｉ
１３とが形成されている。
前記エピタキシャル層１２には、Ｐ中型のエミッタ層１
４と、Ｐ中型のコレクタ層１５と、Ｎ中型のベースのコ
ンタクト層１６と、前記エミッタ層１４とコレクタ層１
５との間に形成されたＮ−一型の不純物層１７とを形成
している。この不純物層１７は、前記エピタキシャルＩ
′ｇ１２の濃度よりも薄い濃度であり、しかも同じ極性
である。
４と、Ｐ中型のコレクタ層１５と、Ｎ中型のベースのコ
ンタクト層１６と、前記エミッタ層１４とコレクタ層１
５との間に形成されたＮ−一型の不純物層１７とを形成
している。この不純物層１７は、前記エピタキシャルＩ
′ｇ１２の濃度よりも薄い濃度であり、しかも同じ極性
である。
２０は絶縁欣としてのシリコン酸化膜であり、その膜厚
は比較的厚く形成されている。
は比較的厚く形成されている。
３０ａはエミッタＪｉｆ１４に接続しているエミッタ電
極である。３０ｂはコレク列引５に接続しているコレク
タ領域である。３０ｃはベースのコンタクト層１６に接
続しているベース電極である。
極である。３０ｂはコレク列引５に接続しているコレク
タ領域である。３０ｃはベースのコンタクト層１６に接
続しているベース電極である。
次に上述した半導体装置の製造方法を第２図に従って説
明する。尚、ラテラルＰＮＰ型トランジスタとＮＰＮ型
のトランジスタとを同時に形成する場合について説明す
る。
明する。尚、ラテラルＰＮＰ型トランジスタとＮＰＮ型
のトランジスタとを同時に形成する場合について説明す
る。
第２図は第１図に示した半導体装置の製造方法の一実施
例を示す断面説明図である。但し、第１図と同一部分は
同一符合で示している。 ′（δ）半導体基板１０の
表面に埋め込み拡散層１１を形成し、エピタキシャル層
１２を成長させる。分離拡散層１３でもって各素子に分
離する。この基板１０の表面に比較的膜厚が厚いソリコ
ン酸化膜２０を形成する。次に、ラテラルＰＮＰ型トラ
ンジスタ１のエミッタ領域およびコレクタ領域およびＮ
ＰＮ型トランジスタ４０のベース領域を形成する部分以
外の基板表面をホトレジスト５０で覆う。
例を示す断面説明図である。但し、第１図と同一部分は
同一符合で示している。 ′（δ）半導体基板１０の
表面に埋め込み拡散層１１を形成し、エピタキシャル層
１２を成長させる。分離拡散層１３でもって各素子に分
離する。この基板１０の表面に比較的膜厚が厚いソリコ
ン酸化膜２０を形成する。次に、ラテラルＰＮＰ型トラ
ンジスタ１のエミッタ領域およびコレクタ領域およびＮ
ＰＮ型トランジスタ４０のベース領域を形成する部分以
外の基板表面をホトレジスト５０で覆う。
（ｂ） 前記ホトレジスト５０をマスクとしてシリコ
ン酸化ｆｌｉ２０を選択エツチングする。そして、前記
ホトレジスト５０を除去した基板表面のシリコン酸化膜
２０をマスクとしてＰ中型の不純物（例えば、ボロン）
をイオン打込みする。
ン酸化ｆｌｉ２０を選択エツチングする。そして、前記
ホトレジスト５０を除去した基板表面のシリコン酸化膜
２０をマスクとしてＰ中型の不純物（例えば、ボロン）
をイオン打込みする。
（Ｃ１前記イオン打込みされた基板を熱処理して拡散さ
せることにより、ラテラルＰＮＰ型トランジスタ１のエ
ミッタＦｉｉ１４およびコレク列引５を形成すると共に
、ＮＰＮ型トランジスタ４０のベース層４１を形成する
。
せることにより、ラテラルＰＮＰ型トランジスタ１のエ
ミッタＦｉｉ１４およびコレク列引５を形成すると共に
、ＮＰＮ型トランジスタ４０のベース層４１を形成する
。
（ｄ） 前記ラテラルＰＮＰ型トランジスタ１のエミ
ッタ層１４とコレクタ層１５との間で、かつ、このエミ
ッタ層１４とコレクタ層１５とにオーバラップするよう
な領域以外の基板表面を新たなホトレジスト５１で覆う
。このホトレジスト５１をマスクとして前記シリコン酸
化膜２０を選択エツチングする。
ッタ層１４とコレクタ層１５との間で、かつ、このエミ
ッタ層１４とコレクタ層１５とにオーバラップするよう
な領域以外の基板表面を新たなホトレジスト５１で覆う
。このホトレジスト５１をマスクとして前記シリコン酸
化膜２０を選択エツチングする。
（ｅ） 前記選択エツチングされたシリコン酸化膜２
０をマスクとして例えば濃度の薄いＰ型の不純物（例え
ば、ボロン）をイオン打込みする。しかる後、熱処理す
るごとにより不純物層１７を形成する（一点鎖線で示す
）。
０をマスクとして例えば濃度の薄いＰ型の不純物（例え
ば、ボロン）をイオン打込みする。しかる後、熱処理す
るごとにより不純物層１７を形成する（一点鎖線で示す
）。
（ｆｌ ラテラルＰＮＰ型トランジスタ１のベースの
コンタクト領域と、ＮＰＮ型トランジスタ４０のエミッ
タ領域およびコレクタのコンタクト領域を形成する部分
以外の基板表面をホトレジスト５２で覆う。
コンタクト領域と、ＮＰＮ型トランジスタ４０のエミッ
タ領域およびコレクタのコンタクト領域を形成する部分
以外の基板表面をホトレジスト５２で覆う。
（ｇ） このホトレジスト５２をマスクとして前記シ
リコン酸化膜２０を選択エツチングする。しかる後、こ
のシリコン酸化Ｍ＊２０をマスクとしてＮ中型の不純物
（例えば、砒素）をイオン打込みする。
リコン酸化膜２０を選択エツチングする。しかる後、こ
のシリコン酸化Ｍ＊２０をマスクとしてＮ中型の不純物
（例えば、砒素）をイオン打込みする。
（ｈ） 前記イオン打込みされた基板を熱処理して拡
散することにより、ラテラルＰＮＰ型トランジスタ１の
ベースのコンタクト層１６と、ＮＰＮ型トランジスタ４
０のエミッタ層４２およびコレクタのコンタクト層４３
を形成する。
散することにより、ラテラルＰＮＰ型トランジスタ１の
ベースのコンタクト層１６と、ＮＰＮ型トランジスタ４
０のエミッタ層４２およびコレクタのコンタクト層４３
を形成する。
（１）以下通當の半導体装置の製造方法と同様に各電極
が形成される。
が形成される。
尚、上述した製造方法の（ａｌ〜（ｅ）までの工程は、
以下のような方法であってもよく、第３図に従って説明
する。
以下のような方法であってもよく、第３図に従って説明
する。
第３図は第１図に示した半導体装置の製造方法の別の実
施例を示す断面説明図である。尚、第２図と同一部分は
同一符合で示している。
施例を示す断面説明図である。尚、第２図と同一部分は
同一符合で示している。
（ａｌ 基板１０の表面に絶縁膜としての熱酸化膜２
１（膜厚としては例えば、１０００人位）を形成する。
１（膜厚としては例えば、１０００人位）を形成する。
次に、ラテラルＰＮＰ型トランジスタ１のエミソク領域
およびコレクタ領域およびＮＰＮ型トランジスタ４０の
ベース領域を形成する部分以外の基板表面をホトレジス
ト５３で覆う。このホトレジスト５３をマスクとしてＰ
中型の不純物（例えば、ボロン）をイオン打込みする。
およびコレクタ領域およびＮＰＮ型トランジスタ４０の
ベース領域を形成する部分以外の基板表面をホトレジス
ト５３で覆う。このホトレジスト５３をマスクとしてＰ
中型の不純物（例えば、ボロン）をイオン打込みする。
そして前記ホトレジスト５３を除去する。
（ｂｌ 不純物１１７を形成すべき領域以外の基板表
面を新たなホトレジスト５４で覆う。このホトレジスト
５４をマスクとしてＰ型不純物（例えば、ボロン）をイ
オン打込みする。そして、前記ホトレジスト５４を除去
する。
面を新たなホトレジスト５４で覆う。このホトレジスト
５４をマスクとしてＰ型不純物（例えば、ボロン）をイ
オン打込みする。そして、前記ホトレジスト５４を除去
する。
（Ｃ） 前記二回にわたってイオン打込みされた基板
を熱処理して拡散させることにより、ラテラルＰＮＰ型
）ランジスタ１のエミッタ層１４とコレクタ層１５と不
純物層１７とを形成すると共に、ＮＰＮ型トランジスタ
４０のベース１４１を形成する。このとき、熱酸化膜２
１が厚く成長される（第２図に示すシリコン酸化膜２０
の膜厚と同じ位）。
を熱処理して拡散させることにより、ラテラルＰＮＰ型
）ランジスタ１のエミッタ層１４とコレクタ層１５と不
純物層１７とを形成すると共に、ＮＰＮ型トランジスタ
４０のベース１４１を形成する。このとき、熱酸化膜２
１が厚く成長される（第２図に示すシリコン酸化膜２０
の膜厚と同じ位）。
尚、上述した別の実施例によると、第２図に示した製造
方法と比較して、工程数を削減できるという効果を奏す
る。
方法と比較して、工程数を削減できるという効果を奏す
る。
（へ）効果
この発明は、エミッタ層とコレクタ層との間に、エピタ
キシャルＩｉＪの濃度よりも低い濃度で、しかも同じ極
性の不純物層を形成している。従って、この発明によれ
ば、前記不純物層の濃度を適宜に設定することにより、
同一素子形状で異なる電流増幅度ｈｒｅを得ることがで
きる。即ち、エピタキシャル層の比抵抗を低くしても素
子形状を太き（することなく電流増幅度ｈｆｅを高くす
ることができる。
キシャルＩｉＪの濃度よりも低い濃度で、しかも同じ極
性の不純物層を形成している。従って、この発明によれ
ば、前記不純物層の濃度を適宜に設定することにより、
同一素子形状で異なる電流増幅度ｈｒｅを得ることがで
きる。即ち、エピタキシャル層の比抵抗を低くしても素
子形状を太き（することなく電流増幅度ｈｆｅを高くす
ることができる。
第１図はこの発明に係る半導体装置の一実施例を示す断
面説明図、第２図は第１図に示した半導体装置の製造方
法の一実施例を示す断面説明図、第３図は第１図に示し
た半導体装置の製造方法の別の実施例を示す断面説明図
である。 １０・・・半導体基板、１２・・・エピタキシャル層、
１４・・ ・エミッタ層、１５・・・コレクタ層、１７
・・・不純物層。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治 第１図
面説明図、第２図は第１図に示した半導体装置の製造方
法の一実施例を示す断面説明図、第３図は第１図に示し
た半導体装置の製造方法の別の実施例を示す断面説明図
である。 １０・・・半導体基板、１２・・・エピタキシャル層、
１４・・ ・エミッタ層、１５・・・コレクタ層、１７
・・・不純物層。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治 第１図
Claims (1)
- （１）ラテラルＰＮＰ型トランジスタを含む半導体装置
において、エミッタ層とコレクタ層との間にエピタキシ
ャル層の濃度よりも低い濃度で、しかも同じ極性の不純
物層を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131410A JPS6110275A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131410A JPS6110275A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6110275A true JPS6110275A (ja) | 1986-01-17 |
Family
ID=15057316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131410A Pending JPS6110275A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110275A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50156376A (ja) * | 1974-06-05 | 1975-12-17 | ||
| JPS5115380A (en) * | 1974-07-29 | 1976-02-06 | Nippon Telegraph & Telephone | Handotaisochi |
| JPS57211774A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Lateral type transistor |
-
1984
- 1984-06-25 JP JP59131410A patent/JPS6110275A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50156376A (ja) * | 1974-06-05 | 1975-12-17 | ||
| JPS5115380A (en) * | 1974-07-29 | 1976-02-06 | Nippon Telegraph & Telephone | Handotaisochi |
| JPS57211774A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Lateral type transistor |
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