JPS63253454A - 初期プログラムロ−ド方式 - Google Patents
初期プログラムロ−ド方式Info
- Publication number
- JPS63253454A JPS63253454A JP62087959A JP8795987A JPS63253454A JP S63253454 A JPS63253454 A JP S63253454A JP 62087959 A JP62087959 A JP 62087959A JP 8795987 A JP8795987 A JP 8795987A JP S63253454 A JPS63253454 A JP S63253454A
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- Japan
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- hardware
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は計算機システムにおいて初期プログラムをロ
ードするための初期プログラムロード方式に関するもの
である。
ードするための初期プログラムロード方式に関するもの
である。
第４図は従来の初期プログラムロード方式を採用した計
算機システムのブロック図である。図において、１はＣ
ＰＵ （中央処理装置）、２は主記憶装置、２ａは主記
憶装置２のメモリ制御部、２ｂは主記憶装置２のメモリ
部、３はチャネル装置、４は入出力制御装置、５は初期
プログラムロードによってロードされるプログラムが入
っている媒体を含む入出力装置、６はサービスプロセッ
、７ａ〜７ｅは各装置をそれぞれ接続するバス、８はサ
ービスプロセッサ６が各装置のハードウェアをアクセス
する。のに使用されるリングバス、９はＣＰＵＩ内の初
期プログラムロードを実現するための機構（以下ＣＰＵ
・ＩＰＬ機構と称する）、ｌＯはチャネル装置３内の初
期プログラムロードを実現するための機構（以下ＣＨ−
ＩＰＬ機構と称する）である。
算機システムのブロック図である。図において、１はＣ
ＰＵ （中央処理装置）、２は主記憶装置、２ａは主記
憶装置２のメモリ制御部、２ｂは主記憶装置２のメモリ
部、３はチャネル装置、４は入出力制御装置、５は初期
プログラムロードによってロードされるプログラムが入
っている媒体を含む入出力装置、６はサービスプロセッ
、７ａ〜７ｅは各装置をそれぞれ接続するバス、８はサ
ービスプロセッサ６が各装置のハードウェアをアクセス
する。のに使用されるリングバス、９はＣＰＵＩ内の初
期プログラムロードを実現するための機構（以下ＣＰＵ
・ＩＰＬ機構と称する）、ｌＯはチャネル装置３内の初
期プログラムロードを実現するための機構（以下ＣＨ−
ＩＰＬ機構と称する）である。
第５図はＣＰＵＩ又はチャネル装置３が主記憶装置２を
アクセスする制御を説明するためのブロック図である。
アクセスする制御を説明するためのブロック図である。
第５図において、１１は読み出し、又は書き込みを行う
メモリ部２ｂのアドレスを一時的に格納するアドレスレ
ジスタ、１２はメモリ制御部２ａ内の主詔→見アクセス
回路である。
メモリ部２ｂのアドレスを一時的に格納するアドレスレ
ジスタ、１２はメモリ制御部２ａ内の主詔→見アクセス
回路である。
次に、この従来の初期プログラムロード方式の動作につ
いて説明する。オペレータ等により入出力装置５を介し
て初期プログラムロード（ＩＰＬ）が指示されると、サ
ービスプロセッサ６はＣＰ Ｕ。
いて説明する。オペレータ等により入出力装置５を介し
て初期プログラムロード（ＩＰＬ）が指示されると、サ
ービスプロセッサ６はＣＰ Ｕ。
１のＣＰＵ−ＩＰＬ機構９及びチャネル装置３のＣＨ−
ＩＰＬ機構１０に初期プログラムロードの開始を要求す
る。これにより、ＣＨ・ＩＰＬ機構１０は、入出力装置
５の媒体に入っている初期プログラムロードによってロ
ードされるプログラムを、入出力制御装置４の制御に基
づいて読み出し、主記憶装置２のメモリ部２ｂに書き込
み、初期プログラムロードを完了する。
ＩＰＬ機構１０に初期プログラムロードの開始を要求す
る。これにより、ＣＨ・ＩＰＬ機構１０は、入出力装置
５の媒体に入っている初期プログラムロードによってロ
ードされるプログラムを、入出力制御装置４の制御に基
づいて読み出し、主記憶装置２のメモリ部２ｂに書き込
み、初期プログラムロードを完了する。
ところが、従来の初期プログラムロード方式は初期プロ
グラムのロードを行うのに、ＣＰＵＩあるいはチャネル
装置３に初期プログラムロードを行うためのＣＰＵ・Ｉ
ＰＬ機構９あるいはＣＨ・ＩＰＬ機構１０などのハード
ウェアを設けたり、マイクロプログラムやその他必要な
情報を備えなければならないという問題点があった。
グラムのロードを行うのに、ＣＰＵＩあるいはチャネル
装置３に初期プログラムロードを行うためのＣＰＵ・Ｉ
ＰＬ機構９あるいはＣＨ・ＩＰＬ機構１０などのハード
ウェアを設けたり、マイクロプログラムやその他必要な
情報を備えなければならないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、初期プログラムロードを行うための専用のハ
ードウェアあるいはマイクロプログラムを必要とせず、
システム全体のハードウェア量の低減及びマイクロプロ
グラムの簡素化を図ることができる初期プログラムロー
ド方式を提供することを目的とする。
たもので、初期プログラムロードを行うための専用のハ
ードウェアあるいはマイクロプログラムを必要とせず、
システム全体のハードウェア量の低減及びマイクロプロ
グラムの簡素化を図ることができる初期プログラムロー
ド方式を提供することを目的とする。
この発明に係る初期プログラムロード方式は、主記憶装
置２に通常のプログラム実行処理あるいは入出力処理で
は使用されないハードウェア制御のためのハードウェア
使用域２１ｂを設け、このハードウェア使用域２１ｂに
初期プログラムのロードを行うための命令を有するプロ
グラムを書き込み、次にこのプログラムを実行させ、初
期プログラムのロードを行うもので条る。
置２に通常のプログラム実行処理あるいは入出力処理で
は使用されないハードウェア制御のためのハードウェア
使用域２１ｂを設け、このハードウェア使用域２１ｂに
初期プログラムのロードを行うための命令を有するプロ
グラムを書き込み、次にこのプログラムを実行させ、初
期プログラムのロードを行うもので条る。
初期プログラムロードが指示されると、主記憶装置２の
ハードウェア使用域２１ｂに初期プログラムのロードを
行うための命令を有するプログラムが書き込まれ、その
ハードウェア使用域２１ｂを他のメモリ領域と同様に使
用し、そのプログラムが実行され、あたかも通常の入出
力命令が実行されているかのように初期プログラムロー
ドが実行される。
ハードウェア使用域２１ｂに初期プログラムのロードを
行うための命令を有するプログラムが書き込まれ、その
ハードウェア使用域２１ｂを他のメモリ領域と同様に使
用し、そのプログラムが実行され、あたかも通常の入出
力命令が実行されているかのように初期プログラムロー
ドが実行される。
以下、この発明の一実施例を図面に基づいて説明する。
第１図はこの発明の一実施例に係る初期プログラムロー
ド方式を採用した計算機システムのブロック図である。
ド方式を採用した計算機システムのブロック図である。
第１図において、第４図に示す構成要素に対応するもの
には同一の参照符を付し、その説明を省略する。第１図
において、２１ａは主記憶装置２のメモリ部２ｂ内に設
けられ、通常のプログラムの実行に使用されるソフトウ
ェア使用域、２ｉｂは同じく主記憶装置２のメモリ部２
ｂ内に設けられ、システムの通常のプログラム実行処理
あるいは入出力処理では使用されないハードウェア制御
用に使用されるハードウェア使用域であり、通常のプロ
グラム（入出力命令を含む）では書き込みも参照もでき
ない領域であ憶アクセス制御を説明するためのブロック
図である。第２図において、２３はソフトウェア使用域
２１ａとハードウェア使用域２１ｂとの境界のアドレス
を保持するアドレスレジスタ、２４はアドレスレジスタ
１１で示される要求アドレス（読み出し、又は書き込み
を行うメモリ部２ｂのアドレス）とアドレスレジスタ２
３で示される境界アドレスとを比較し、ソフトウェア使
用域２１ａであると判定した時のみ主記憶装置２のメモ
リ部２ｂに対するアクセスを許すアクセス許可信号を出
力するメモリアドレス判定回路である。また、２５はハ
ードウェア使用域２１ｂをソフトウェア使用域２１ａと
してアクセスさせるためのモードビットでメモリアドレ
ス判定回路２４の出力に無関係にアクセスを許すように
するハードウェア使用域アクセス許可ビット（制御情報
ビット）を出力す論理和をとり、主記憶アクセス回路１
２に初期プログラムロードの要求が許されていることを
示すためのアクセス許可信号を与えるＯＲゲートである
。
には同一の参照符を付し、その説明を省略する。第１図
において、２１ａは主記憶装置２のメモリ部２ｂ内に設
けられ、通常のプログラムの実行に使用されるソフトウ
ェア使用域、２ｉｂは同じく主記憶装置２のメモリ部２
ｂ内に設けられ、システムの通常のプログラム実行処理
あるいは入出力処理では使用されないハードウェア制御
用に使用されるハードウェア使用域であり、通常のプロ
グラム（入出力命令を含む）では書き込みも参照もでき
ない領域であ憶アクセス制御を説明するためのブロック
図である。第２図において、２３はソフトウェア使用域
２１ａとハードウェア使用域２１ｂとの境界のアドレス
を保持するアドレスレジスタ、２４はアドレスレジスタ
１１で示される要求アドレス（読み出し、又は書き込み
を行うメモリ部２ｂのアドレス）とアドレスレジスタ２
３で示される境界アドレスとを比較し、ソフトウェア使
用域２１ａであると判定した時のみ主記憶装置２のメモ
リ部２ｂに対するアクセスを許すアクセス許可信号を出
力するメモリアドレス判定回路である。また、２５はハ
ードウェア使用域２１ｂをソフトウェア使用域２１ａと
してアクセスさせるためのモードビットでメモリアドレ
ス判定回路２４の出力に無関係にアクセスを許すように
するハードウェア使用域アクセス許可ビット（制御情報
ビット）を出力す論理和をとり、主記憶アクセス回路１
２に初期プログラムロードの要求が許されていることを
示すためのアクセス許可信号を与えるＯＲゲートである
。
次に、第３図に示すフローチャートを参照してこの実施
例の初期プログラムロード方式の動作について説明する
。オペレータ等の指示により初期プログラムロードの要
求が検知されると、サービスプロセッサ６はリングバス
８を用いて許可ビット出力手段２５のハードウェア使用
域アクセス許可ビットをオン（制御情報ビットの変更を
行う機能）にする（ステップＳｌ）。これにより、主記
憶アクセス回路１２は主記憶装置２のハードウェア使用
域２１ｂを指示し、チャネル装置３を駆動させるための
チャネル命令や入出力装置５を駆動させるためのスター
ト入出力命令などのＣＰＵＩで実行されるデータ読み込
みプログラム、すなわちブーツプログラムをサービスプ
ロセッサ６からリングバス８を通してハードウェア使用
域２１ｂに書き込む（ステップＳ２）。このハードウェ
ア使用域２１ｂはソフトウェアで使用されないため、デ
ータを書き込んでも現在のプログラムで使用される領域
には影響がない。すなわち、ハードウェア使用域２１ｂ
を、ソフトウェア使用域２１ａの状態とは無関係に独立
してアクセスを行う。次にステップＳ２の処理後、ＣＰ
ＵＩの命令カウンタの内容（次に実行される命令のアド
レス）を、ステップＳ２で書き込んだプログラムの先頭
アドレスに設定する（ステップＳ３）。その後は、シス
テムを起動し、プログラムを実行させる（ステップ３４
）。この時は、ステップＳ１においてハードウェア使用
域アクセス許可ビットをオンしているので、ハードウェ
ア使用域２１ｂは通常のプログラム領域としてアクセス
される。すなわち、ハードウェア使用域２１ｂを制御情
報ビットの変更のみであたかもソフトウェア領域２１ａ
であるかのように使用する。次にステップＳ４の処理後
、データの読み込みを行う命令の実行後に、ハードウェ
ア使用域アクセス許可ビットをオフする命令を実行しく
ステップＳ５）、通常の処理を行うプログラムが格納さ
れているアドレスに制御を移す。
例の初期プログラムロード方式の動作について説明する
。オペレータ等の指示により初期プログラムロードの要
求が検知されると、サービスプロセッサ６はリングバス
８を用いて許可ビット出力手段２５のハードウェア使用
域アクセス許可ビットをオン（制御情報ビットの変更を
行う機能）にする（ステップＳｌ）。これにより、主記
憶アクセス回路１２は主記憶装置２のハードウェア使用
域２１ｂを指示し、チャネル装置３を駆動させるための
チャネル命令や入出力装置５を駆動させるためのスター
ト入出力命令などのＣＰＵＩで実行されるデータ読み込
みプログラム、すなわちブーツプログラムをサービスプ
ロセッサ６からリングバス８を通してハードウェア使用
域２１ｂに書き込む（ステップＳ２）。このハードウェ
ア使用域２１ｂはソフトウェアで使用されないため、デ
ータを書き込んでも現在のプログラムで使用される領域
には影響がない。すなわち、ハードウェア使用域２１ｂ
を、ソフトウェア使用域２１ａの状態とは無関係に独立
してアクセスを行う。次にステップＳ２の処理後、ＣＰ
ＵＩの命令カウンタの内容（次に実行される命令のアド
レス）を、ステップＳ２で書き込んだプログラムの先頭
アドレスに設定する（ステップＳ３）。その後は、シス
テムを起動し、プログラムを実行させる（ステップ３４
）。この時は、ステップＳ１においてハードウェア使用
域アクセス許可ビットをオンしているので、ハードウェ
ア使用域２１ｂは通常のプログラム領域としてアクセス
される。すなわち、ハードウェア使用域２１ｂを制御情
報ビットの変更のみであたかもソフトウェア領域２１ａ
であるかのように使用する。次にステップＳ４の処理後
、データの読み込みを行う命令の実行後に、ハードウェ
ア使用域アクセス許可ビットをオフする命令を実行しく
ステップＳ５）、通常の処理を行うプログラムが格納さ
れているアドレスに制御を移す。
なお、上記実施例ではメモリアドレス判定回路２４及び
ハードウェア使用域アクセス許可ビットを出力する許可
ビット出力手段２５をハードウェアで構成したが、マイ
クロプログラムの制御により同等の機能を実現すること
もできる。
ハードウェア使用域アクセス許可ビットを出力する許可
ビット出力手段２５をハードウェアで構成したが、マイ
クロプログラムの制御により同等の機能を実現すること
もできる。
以上のように本発明によれば、主記憶装置に通常のプロ
グラム実行処理あるいは入出力処理では使用されないハ
ードウェア制御のためのハードウェア使用域を設け、こ
のハードウェア使用域に初期プログラムのロードを行う
ための命令を有するプログラムを書き込み、次に、この
プログラムを実行させ、初期プログラムのロードを行う
ようにしたので、初期プログラムロードはハードウェア
使用域を使って通常の命令と同じように実行され、従っ
て初期プログラムロードを行うための専用のハードウェ
アあるいはマイクロプログラムを必要とせず、システム
全体のハードウェア量の低減及びマイクロプログラムの
簡素化を図れるという効果が得られる。
グラム実行処理あるいは入出力処理では使用されないハ
ードウェア制御のためのハードウェア使用域を設け、こ
のハードウェア使用域に初期プログラムのロードを行う
ための命令を有するプログラムを書き込み、次に、この
プログラムを実行させ、初期プログラムのロードを行う
ようにしたので、初期プログラムロードはハードウェア
使用域を使って通常の命令と同じように実行され、従っ
て初期プログラムロードを行うための専用のハードウェ
アあるいはマイクロプログラムを必要とせず、システム
全体のハードウェア量の低減及びマイクロプログラムの
簡素化を図れるという効果が得られる。
第１図はこの発明の一実施例に係る初期プログラムロー
ド方式を採用した計算機システムのブロック図、第２図
はこの実施例での主記憶アクセス制御のブロック図、第
３図はこの実施例の動作を説明するためのフローチャー
ト、第４図は従来の初期プログラムロード方式を採用し
た計算機システムのブロック図、第５図は従来の主記憶
アクセス制御のブロック図である。 ２・・・主記憶装置、２１ｂ・・・ハードウェア使用域
。 代理人 大 岩 増 ｍ（ほか２名）手続補正
書（自効 昭和６３年３・Ｉ８８
ド方式を採用した計算機システムのブロック図、第２図
はこの実施例での主記憶アクセス制御のブロック図、第
３図はこの実施例の動作を説明するためのフローチャー
ト、第４図は従来の初期プログラムロード方式を採用し
た計算機システムのブロック図、第５図は従来の主記憶
アクセス制御のブロック図である。 ２・・・主記憶装置、２１ｂ・・・ハードウェア使用域
。 代理人 大 岩 増 ｍ（ほか２名）手続補正
書（自効 昭和６３年３・Ｉ８８
Claims (3)
- （１）主記憶装置に通常のプログラム実行処理あるいは
入出力処理では使用されないハードウェア制御のための
ハードウェア使用域を設け、このハードウェア使用域に
初期プログラムのロードを行うための命令を有するプロ
グラムを書き込み、次に、このプログラムを実行させ、
初期プログラムのロードを行うことを特徴とする初期プ
ログラムロード方式。 - （２）上記主記憶装置にあるハードウェア使用域を、ソ
フトウェア使用域の状態とは無関係に独立してアクセス
を行うことを特徴とする特許請求の範囲第１項記載の初
期プログラムロード方式。 - （３）上記ハードウェア使用域を制御情報ビットの変更
のみで、あたかもソフトウェア領域であるかのように使
用することを特徴とする特許請求の範囲第１項記載の初
期プログラムロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087959A JPS63253454A (ja) | 1987-04-10 | 1987-04-10 | 初期プログラムロ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087959A JPS63253454A (ja) | 1987-04-10 | 1987-04-10 | 初期プログラムロ−ド方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253454A true JPS63253454A (ja) | 1988-10-20 |
Family
ID=13929404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62087959A Pending JPS63253454A (ja) | 1987-04-10 | 1987-04-10 | 初期プログラムロ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253454A (ja) |
-
1987
- 1987-04-10 JP JP62087959A patent/JPS63253454A/ja active Pending
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