JPS63263793A - 混成集積回路パタ−ン形成方法 - Google Patents
混成集積回路パタ−ン形成方法Info
- Publication number
- JPS63263793A JPS63263793A JP10054587A JP10054587A JPS63263793A JP S63263793 A JPS63263793 A JP S63263793A JP 10054587 A JP10054587 A JP 10054587A JP 10054587 A JP10054587 A JP 10054587A JP S63263793 A JPS63263793 A JP S63263793A
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- JP
- Japan
- Prior art keywords
- conductor
- circuit pattern
- integrated circuit
- hybrid integrated
- lower layer
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 9
- 239000004020 conductor Substances 0.000 claims description 31
- 239000003989 dielectric material Substances 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路パターン形成方法に関し、特に下
層導体およびクロス導体の接続個所における混成集積回
路パターン形成方法に関する。
層導体およびクロス導体の接続個所における混成集積回
路パターン形成方法に関する。
従来のこの種の混成集積回路パターン形成方法は、第２
図の縦断面図に示す如く、下層導体２およびクロス導体
５を接続する個所で、他の導体との絶絶特性を満足させ
るために１下層導体２の際までの位置に誘電体第１層３
および誘電体筒２Ｎ４を順次に重ねて印刷した上で、ク
ロス導体５を印刷している。
図の縦断面図に示す如く、下層導体２およびクロス導体
５を接続する個所で、他の導体との絶絶特性を満足させ
るために１下層導体２の際までの位置に誘電体第１層３
および誘電体筒２Ｎ４を順次に重ねて印刷した上で、ク
ロス導体５を印刷している。
上述した従来の混成集積回路パターン形成方法は、印刷
パターン用スクリーンの位置合わせ時に、下層導体２の
位置に対し、誘電体第１１媚３および誘電体筒２１−４
の位置合わせに０．１ ｆｆｌＩｒ１程度のずれを生じ
る事がしばしばある。この位置ずれにより下層帰休と誘
電体との間にギャップを生じると、その上にクロス導体
を印刷してもギャップの個所でクロス導体が途切れた状
態になり易く、クロス導体の断線という製品にとり致命
的な不良となる欠点がある。
パターン用スクリーンの位置合わせ時に、下層導体２の
位置に対し、誘電体第１１媚３および誘電体筒２１−４
の位置合わせに０．１ ｆｆｌＩｒ１程度のずれを生じ
る事がしばしばある。この位置ずれにより下層帰休と誘
電体との間にギャップを生じると、その上にクロス導体
を印刷してもギャップの個所でクロス導体が途切れた状
態になり易く、クロス導体の断線という製品にとり致命
的な不良となる欠点がある。
本発明の混成集積回路パターン形成方法は、回路基板上
に下層導体と該下層導体の周縁部上方に一部分重ね合わ
せて隣接する誘電体とを印刷形成したあと、前記誘電体
の上面から前記下層導体の露出上面までに亘るクロス導
体を印刷形成することを特徴とする。
に下層導体と該下層導体の周縁部上方に一部分重ね合わ
せて隣接する誘電体とを印刷形成したあと、前記誘電体
の上面から前記下層導体の露出上面までに亘るクロス導
体を印刷形成することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
セラミックなど絶縁材から成る基板１の上に混成集積回
路パターンを各種ペーストを用いて印刷形成する。まず
下層導体２およびこれに隣接した誘電体第１層３を印刷
形成させ、次に訪電体第２層４を下層導体２の上部処一
部分が重なり合うよう印刷形成する。その上にクロス導
体５を印刷し、下層導体２に接続させる。
路パターンを各種ペーストを用いて印刷形成する。まず
下層導体２およびこれに隣接した誘電体第１層３を印刷
形成させ、次に訪電体第２層４を下層導体２の上部処一
部分が重なり合うよう印刷形成する。その上にクロス導
体５を印刷し、下層導体２に接続させる。
以上説明したように本発明は、誘電体層を一部分だけ下
層導体上に重ね合わせて印刷形成した上からクロス導体
を印刷形成させ下層導体と接続することにより、各印刷
工程毎にスクリーンの位置合わせのずれが有っても下層
導体および誘電体の間に従来方法でのような深いギャッ
プを生じることが無くなり、クロス導体の断線不良の発
生を防止できる効果がある。
層導体上に重ね合わせて印刷形成した上からクロス導体
を印刷形成させ下層導体と接続することにより、各印刷
工程毎にスクリーンの位置合わせのずれが有っても下層
導体および誘電体の間に従来方法でのような深いギャッ
プを生じることが無くなり、クロス導体の断線不良の発
生を防止できる効果がある。
第１図は本発明の実施例の縦断面図、第２図は従来の厚
膜回路パターン形成方法を示す縦断面図である。 １・・・・・・基板、２・・・・・・下層導体、３・・
・・・・諺電体第１ Ｉｎ、４・・・・・・誘電体第２
層、５・・・・・・クロス導体。
膜回路パターン形成方法を示す縦断面図である。 １・・・・・・基板、２・・・・・・下層導体、３・・
・・・・諺電体第１ Ｉｎ、４・・・・・・誘電体第２
層、５・・・・・・クロス導体。
Claims (1)
- 回路基板上に下層導体と該下層導体の周縁部上方に一部
分重ね合わせて隣接する誘電体とを印刷形成した後、前
記誘電体の上面から前記下層導体の露出上面までに亘る
クロス導体を印刷形成することを特徴とする混成集積回
路パターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10054587A JPS63263793A (ja) | 1987-04-22 | 1987-04-22 | 混成集積回路パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10054587A JPS63263793A (ja) | 1987-04-22 | 1987-04-22 | 混成集積回路パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263793A true JPS63263793A (ja) | 1988-10-31 |
Family
ID=14276918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10054587A Pending JPS63263793A (ja) | 1987-04-22 | 1987-04-22 | 混成集積回路パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263793A (ja) |
-
1987
- 1987-04-22 JP JP10054587A patent/JPS63263793A/ja active Pending
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