JPS63265462A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63265462A JPS63265462A JP62100621A JP10062187A JPS63265462A JP S63265462 A JPS63265462 A JP S63265462A JP 62100621 A JP62100621 A JP 62100621A JP 10062187 A JP10062187 A JP 10062187A JP S63265462 A JPS63265462 A JP S63265462A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- substrate
- integrated circuit
- semiconductor substrate
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ｐ型半導体基板上にＮＰＮトランジスタを
含んだ論理回路を形成した半導体集積回路装置に関する
。
含んだ論理回路を形成した半導体集積回路装置に関する
。
第３図は例えばバイポーラ型ディジタル論理回路に使用
されるＰ型半導体基板上に形成されたＮＰＮトランジス
タの断面図である。同図において１はＰ型半導体基板で
あり、Ｐ型半導体基板１上に拡散により比較的低抵抗の
Ｎ＋型埋め込みコレクタ層２が形成され、その上に同じ
くコレクタを構成する比較的高抵抗のＮ型エピタキシャ
ルＪ１３を形成し、このエピタキシャル層３をコレクタ
電極４に接続している。また、エピタキシャル層３上に
拡散によりＰ型ベース領域５を形成し、このＰ型ベース
領域５をベース電極６と接続している。
されるＰ型半導体基板上に形成されたＮＰＮトランジス
タの断面図である。同図において１はＰ型半導体基板で
あり、Ｐ型半導体基板１上に拡散により比較的低抵抗の
Ｎ＋型埋め込みコレクタ層２が形成され、その上に同じ
くコレクタを構成する比較的高抵抗のＮ型エピタキシャ
ルＪ１３を形成し、このエピタキシャル層３をコレクタ
電極４に接続している。また、エピタキシャル層３上に
拡散によりＰ型ベース領域５を形成し、このＰ型ベース
領域５をベース電極６と接続している。
さらにＰ型ベース領域５上に拡散によりＮ 型エミッタ
領域７を形成し、このＮ 型エミッタ領域７をエミッタ
電極８と接続している。９はＰ型半導体基板１に接続さ
れた基板電極であり、Ｐ型半導体基板１とＮ＋型埋め込
みコレクタＸ１２ＷＡで形成される寄生ダイオードの活
性化を防ぐため、基板電極９にはこの論理回路に印加さ
れる最低電位が基板電位ＶＳ１として与えられるように
している。
領域７を形成し、このＮ 型エミッタ領域７をエミッタ
電極８と接続している。９はＰ型半導体基板１に接続さ
れた基板電極であり、Ｐ型半導体基板１とＮ＋型埋め込
みコレクタＸ１２ＷＡで形成される寄生ダイオードの活
性化を防ぐため、基板電極９にはこの論理回路に印加さ
れる最低電位が基板電位ＶＳ１として与えられるように
している。
以上のように従来のＰ型半導体基板１上に形成されるＮ
ＰＮトランジスタは構成されている。
ＰＮトランジスタは構成されている。
ところで、最近では素子の微細化が進むにつれて、パッ
ケージ等が発生するα線によるソフトウエアエラーが無
視できない状況になっている。以下、その説明を行なう
。
ケージ等が発生するα線によるソフトウエアエラーが無
視できない状況になっている。以下、その説明を行なう
。
α線がトランジスタに照射されると、電子・正孔対が発
生し、コレクタ領域に電子が収集される。
生し、コレクタ領域に電子が収集される。
その結果、コレクタ電位が瞬間的に低下する。このスパ
イク状のパルス、すなわちスパイクノイズが、各種回路
の誤動作の原因となるため、ソフトウェアエラーが生じ
るのである。
イク状のパルス、すなわちスパイクノイズが、各種回路
の誤動作の原因となるため、ソフトウェアエラーが生じ
るのである。
このようなソフトウェアエラーを防止するため、特開昭
６０−１４２６１９号公報に開示されたように、回路電
流を大きくするという技術が１つの解決策として提案さ
れているが、この方法では消費電力の増大を引き起こす
という問題点があった。
６０−１４２６１９号公報に開示されたように、回路電
流を大きくするという技術が１つの解決策として提案さ
れているが、この方法では消費電力の増大を引き起こす
という問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、消費電力を増大させることなく、α線等によ
るソフトウェアエラーが生じることのない半導体集積回
路装置を得ることを目的とする。
たもので、消費電力を増大させることなく、α線等によ
るソフトウェアエラーが生じることのない半導体集積回
路装置を得ることを目的とする。
この発明にかかる半導体集積回路装置は、Ｐ型半導体基
板上にＮＰＮトランジスタを含んだ論理回路を形成して
おり、前記半導体基板の基板電位を前記論理回路に印加
される最低電位よりも高い電位に設定している。
板上にＮＰＮトランジスタを含んだ論理回路を形成して
おり、前記半導体基板の基板電位を前記論理回路に印加
される最低電位よりも高い電位に設定している。
この発明における半導体集積回路装置は、Ｐ型半導体基
板の基板電位を該基板上に形成された論理回路に印加さ
れる最低電位よりも高い電位に設定したため、Ｐ型半導
体基板とその上に形成されるＮＰＮトランジスタのＮ型
領域間の空乏層の幅を抑えることができる。
板の基板電位を該基板上に形成された論理回路に印加さ
れる最低電位よりも高い電位に設定したため、Ｐ型半導
体基板とその上に形成されるＮＰＮトランジスタのＮ型
領域間の空乏層の幅を抑えることができる。
α線によるスパイクノイズの強さは、電荷収集領域の深
さり、１１に依存する。このことは、ｒ ＩＥＥＥＥＬ
ＥＣＴＲＯＮ ＤＩＥＶＩＣＥ ＬＥＴ、ＶＯＬ
ＥＤｌ、３ Ｎｏ２ ＦＥＢ、１９８２ Ｃ、
ＨＵ、ＡＬＰＨＡ−ＰＡＲＴＩＣＬＥ−ＩＮＤＵＣＥＤ
ＦＩＥＬＤ ＡＮＤ ＥＮＩＩＡＮＣＥＤ Ｃ０
ＬＬ［：ＣＴ［ＯＮ ＯＦ ＣＡＲＲＩＥＲ３Ｊに開示
されており、次（１）式で示される。
さり、１１に依存する。このことは、ｒ ＩＥＥＥＥＬ
ＥＣＴＲＯＮ ＤＩＥＶＩＣＥ ＬＥＴ、ＶＯＬ
ＥＤｌ、３ Ｎｏ２ ＦＥＢ、１９８２ Ｃ、
ＨＵ、ＡＬＰＨＡ−ＰＡＲＴＩＣＬＥ−ＩＮＤＵＣＥＤ
ＦＩＥＬＤ ＡＮＤ ＥＮＩＩＡＮＣＥＤ Ｃ０
ＬＬ［：ＣＴ［ＯＮ ＯＦ ＣＡＲＲＩＥＲ３Ｊに開示
されており、次（１）式で示される。
（１）式において、μ。、μ。は各々電子、正孔の移動
度、ＷはＮ型コレクタ層、Ｐ型半導体基板間の空乏層の
幅である。（１）式より明らかなように、空乏層の幅Ｗ
を抑えることで、電荷収集領域の深さＤＰ■、ひいては
スパイクノイズの強さを抑えることができるのである。
度、ＷはＮ型コレクタ層、Ｐ型半導体基板間の空乏層の
幅である。（１）式より明らかなように、空乏層の幅Ｗ
を抑えることで、電荷収集領域の深さＤＰ■、ひいては
スパイクノイズの強さを抑えることができるのである。
第１図はこの発明の一実施例である゛ｒ導体集積回路装
置に使用されるＰ型半導体基板上に形成されたＮＰＮト
ランジスタの断面図である。同図において、１〜９は従
来と同じであるが、Ｐ型半導体雄板１の基板電極９には
、従来の基板電位ｖ８１より高い基板電位ｖ８２が与え
られるようにしている。
置に使用されるＰ型半導体基板上に形成されたＮＰＮト
ランジスタの断面図である。同図において、１〜９は従
来と同じであるが、Ｐ型半導体雄板１の基板電極９には
、従来の基板電位ｖ８１より高い基板電位ｖ８２が与え
られるようにしている。
ところで、Ｎ 型埋め込みコレクタ！２．Ｐ型半導体雄
板１の接合が段階接合とすると空乏層幅Ｗは、例えば［
バイポーラトランジスタの動作原理、近代科学社、武石
、原著］に開示されており、次（２）式で示される。
板１の接合が段階接合とすると空乏層幅Ｗは、例えば［
バイポーラトランジスタの動作原理、近代科学社、武石
、原著］に開示されており、次（２）式で示される。
（２）式において、ｖｂｉは拡散電位差、εはシリコン
の誘電率、ｑは電子の電荷量、Ｎ、、ＮＳは各々Ｎ 型
埋め込みコレクタｉ！１２．Ｐ型半導体基板１の不純物
濃度である。また、■はコレクタ電位Ｖｏと基板電位ｖ
８２の電位差である。従って、■（すなわちＶ。−■、
２）を小さくすることで空乏Ｖ、、−０，６Ｖ、Ｖ、−
ＯＶのときの空乏層の幅Ｗは Ｖ８２−−５Ｖのとき Ｗ＝２．８μｍｖｓ２−−２
■のとき Ｗ＝１．９μｍとなり、基板電位■８２を
一５ｖがら一２ｖにすることでほぼ２／３．に抑えるこ
とができるのである。
の誘電率、ｑは電子の電荷量、Ｎ、、ＮＳは各々Ｎ 型
埋め込みコレクタｉ！１２．Ｐ型半導体基板１の不純物
濃度である。また、■はコレクタ電位Ｖｏと基板電位ｖ
８２の電位差である。従って、■（すなわちＶ。−■、
２）を小さくすることで空乏Ｖ、、−０，６Ｖ、Ｖ、−
ＯＶのときの空乏層の幅Ｗは Ｖ８２−−５Ｖのとき Ｗ＝２．８μｍｖｓ２−−２
■のとき Ｗ＝１．９μｍとなり、基板電位■８２を
一５ｖがら一２ｖにすることでほぼ２／３．に抑えるこ
とができるのである。
第２図は、一般的なエミッタ結合型論理回路（以下、ｒ
ＥＣＬ回路」と言う。）の回路図である。図においてＱ
ｌ、Ｑ２は差動対を構成するＮＰＮトランジスタ、Ｑ３
は出力バッフ７段のＮＰＮトランジスタ、Ｒ１〜Ｒ４は
抵抗である。また、Ｖｏ、Ｇ、を高電位側の端子であり
、図示の例では接地レベルの電位が与えられ、この■。
ＥＣＬ回路」と言う。）の回路図である。図においてＱ
ｌ、Ｑ２は差動対を構成するＮＰＮトランジスタ、Ｑ３
は出力バッフ７段のＮＰＮトランジスタ、Ｒ１〜Ｒ４は
抵抗である。また、Ｖｏ、Ｇ、を高電位側の端子であり
、図示の例では接地レベルの電位が与えられ、この■。
０がコレクタ電位Ｖ。どなる。ｖＩｌ、、は負電源端子
、ｖＩｌは終端用電源端子、ＶｌＮは入力端子、■ｏｕ
ｔは出力端子、ｖＢＢは基準電圧端子である。
、ｖＩｌは終端用電源端子、ＶｌＮは入力端子、■ｏｕ
ｔは出力端子、ｖＢＢは基準電圧端子である。
通常、負電源端子■ にかかる負電源電圧ＶＥＥ
は−５Ｖ程度、終端用電源端子ｖ１□にかかる電圧■１
は一２ｖ程度である。従来（第３図）は、Ｐ型半導体基
板１の基板電位■８１として■、を与えていたが第１図
の実施例では基板電位ＶＳ２を■■に設定する。このよ
うに基板電位ｖ８□を論理回路に印加される最低、電位
■、よりも高く設定することで、前述したように空乏層
の幅Ｗを抑えることができる。その結果、電荷収集領域
が短くなるので収集される電荷量が少なくなることより
、α線によるスパイクノイズの強度を抑えることができ
るため、ソフトウェアエラーを防止することができる。
は一２ｖ程度である。従来（第３図）は、Ｐ型半導体基
板１の基板電位■８１として■、を与えていたが第１図
の実施例では基板電位ＶＳ２を■■に設定する。このよ
うに基板電位ｖ８□を論理回路に印加される最低、電位
■、よりも高く設定することで、前述したように空乏層
の幅Ｗを抑えることができる。その結果、電荷収集領域
が短くなるので収集される電荷量が少なくなることより
、α線によるスパイクノイズの強度を抑えることができ
るため、ソフトウェアエラーを防止することができる。
特にスパイクノイズの強さをある臨界電圧（例えば論理
振幅程度）よりも小さくすることができれば、さらに効
果的なものとなる。しかも、一般に使用されているＥＣ
Ｌ回路の終端用電源電圧ｖ１で基板電位ＶＳ２を設定す
るため、新たに基板電位ＶＳ２設定用電源を追加する必
要はない。
振幅程度）よりも小さくすることができれば、さらに効
果的なものとなる。しかも、一般に使用されているＥＣ
Ｌ回路の終端用電源電圧ｖ１で基板電位ＶＳ２を設定す
るため、新たに基板電位ＶＳ２設定用電源を追加する必
要はない。
なお、この実施例では基板電位ＶＳ２として終端用電源
電圧Ｖ、を用いたが、Ｐ型半導体基板１とＮ型埋め込み
コレクタ！１２１１１の寄生タイオードの活性化が起こ
らない電位レベルであれば、例えば基準電圧端子ｖＢＢ
の基準電圧でもよく、また外部から別途に与えた電圧で
もこの発明に適用できるのは勿論である。
電圧Ｖ、を用いたが、Ｐ型半導体基板１とＮ型埋め込み
コレクタ！１２１１１の寄生タイオードの活性化が起こ
らない電位レベルであれば、例えば基準電圧端子ｖＢＢ
の基準電圧でもよく、また外部から別途に与えた電圧で
もこの発明に適用できるのは勿論である。
また、この実施例では負の電源電圧で動作する論理回路
を示したが、正の電源電圧で動作する論理回路であって
もよく、Ｐ型半導体基板上で、ＮＰＮトランジスタを含
んだ論理回路を構成するものであればどの様な半導体集
積回路装置でも適用することができる。
を示したが、正の電源電圧で動作する論理回路であって
もよく、Ｐ型半導体基板上で、ＮＰＮトランジスタを含
んだ論理回路を構成するものであればどの様な半導体集
積回路装置でも適用することができる。
以上説明したように、この発明のよれば、Ｐ型半導体基
板の基板電位を、該基板上に形成されるＮＰＮトランジ
スタを含んだ論理回路に印加される最低電位よりも高い
電位に設定するという簡単な構成により、消費電力を増
大させることなく、α線等によるソフトウェアエラーが
生じることのない半導体集積回路装置が得られるという
効果がある。
板の基板電位を、該基板上に形成されるＮＰＮトランジ
スタを含んだ論理回路に印加される最低電位よりも高い
電位に設定するという簡単な構成により、消費電力を増
大させることなく、α線等によるソフトウェアエラーが
生じることのない半導体集積回路装置が得られるという
効果がある。
第１図はこの発明の一実施例である半導体集積回路装置
に使用されるＰ型半導体基板上に形成したＮＰＮトラン
ジスタの断面図、第２図は一般的なＥＣＬ回路の回路図
、第３図は従来のＰ型半導体基板上に形成したＮＰＮト
ランジスタの断面図である。 図において、１はＰ型半導体基板、Ｖ８２は基板電位、
■ は負電源電圧、■□は終端用電源電圧である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 手続補正書（自発） １、事件の表示 特願昭６２−１００６２１号２、
発明の名称 半導体集積回路装置 ３、補正をする者 ５、補正の対象 明細書 ６、補正の内容 （１） 明細書第２頁第２０行ないし第３頁第１行の
［ソフトウェアエラー］を、「ソフトエラー」に訂正す
る。 （２） 明細書第３頁第７行ないし第８行の［ソフト
ウェアエラー」を、「ソフトエラー」に訂正する。 （３） 明細書第２頁第２０の［ソフトウェアエラー
］を、「ソフトエラー」に訂正する。 （４） 明細書第３頁第１６行の「ソフトウェアエラ
ー」を、「ソフトエラー」に訂正する。 （５） 明細書第６頁第８行の「従って、■」を、「
従って、−ＶＪに訂正する。 （６） 明ｌＩ！第８頁第３行の「ソフトウェアエラ
ー」を、「ソフトエラー」に訂正する。 （７） 明細書第９頁第４行の「この発明のよれば」
を、［この発明によれば］に訂正する。 （８） 明細書第９頁第４行の［ソフトウェアエラー
」を、「ソフトエラー」に訂正する。 以上
に使用されるＰ型半導体基板上に形成したＮＰＮトラン
ジスタの断面図、第２図は一般的なＥＣＬ回路の回路図
、第３図は従来のＰ型半導体基板上に形成したＮＰＮト
ランジスタの断面図である。 図において、１はＰ型半導体基板、Ｖ８２は基板電位、
■ は負電源電圧、■□は終端用電源電圧である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 手続補正書（自発） １、事件の表示 特願昭６２−１００６２１号２、
発明の名称 半導体集積回路装置 ３、補正をする者 ５、補正の対象 明細書 ６、補正の内容 （１） 明細書第２頁第２０行ないし第３頁第１行の
［ソフトウェアエラー］を、「ソフトエラー」に訂正す
る。 （２） 明細書第３頁第７行ないし第８行の［ソフト
ウェアエラー」を、「ソフトエラー」に訂正する。 （３） 明細書第２頁第２０の［ソフトウェアエラー
］を、「ソフトエラー」に訂正する。 （４） 明細書第３頁第１６行の「ソフトウェアエラ
ー」を、「ソフトエラー」に訂正する。 （５） 明細書第６頁第８行の「従って、■」を、「
従って、−ＶＪに訂正する。 （６） 明ｌＩ！第８頁第３行の「ソフトウェアエラ
ー」を、「ソフトエラー」に訂正する。 （７） 明細書第９頁第４行の「この発明のよれば」
を、［この発明によれば］に訂正する。 （８） 明細書第９頁第４行の［ソフトウェアエラー
」を、「ソフトエラー」に訂正する。 以上
Claims (1)
- （１）Ｐ型半導体基板上にＮＰＮトランジスタを含んだ
論理回路を形成した半導体集積回路装置において、 前記半導体基板の基板電位を前記論理回路に印加される
最低電位よりも高い電位に設定したことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100621A JPS63265462A (ja) | 1987-04-22 | 1987-04-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100621A JPS63265462A (ja) | 1987-04-22 | 1987-04-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63265462A true JPS63265462A (ja) | 1988-11-01 |
Family
ID=14278911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100621A Pending JPS63265462A (ja) | 1987-04-22 | 1987-04-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63265462A (ja) |
-
1987
- 1987-04-22 JP JP62100621A patent/JPS63265462A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4327368A (en) | CMOS Transistor pair with reverse biased substrate to prevent latch-up | |
| JPH0793383B2 (ja) | 半導体装置 | |
| JPS5848960A (ja) | 半導体装置 | |
| US4173767A (en) | CMOS monolithic integrated circuit | |
| KR100196734B1 (ko) | 큰 기판 접촉 영역을 갖는 반도체 장치 | |
| JPS58223362A (ja) | 半導体装置 | |
| JPH044755B2 (ja) | ||
| JPH0334454A (ja) | 相補性ｍｏｓ技術でのラツチアツプ感度減少のための回路 | |
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 | |
| JP2822395B2 (ja) | Ｃｃｄ | |
| JP2671304B2 (ja) | 論理回路 | |
| KR890005033Y1 (ko) | Cmos집적회로에서의 대전류 출력회로 | |
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JPS60154554A (ja) | 相補型絶縁ゲ−ト電界効果半導体装置 | |
| JPS62279675A (ja) | 半導体集積回路の保護回路 | |
| JPS61101072A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS59126662A (ja) | 相補形ｍｏｓ集積回路装置 | |
| JP2701853B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPH01297855A (ja) | Ｃｍｏｓ半導体装置の出力回路 | |
| JPS6141247Y2 (ja) | ||
| JPS6297366A (ja) | ＧａＡｓ集積回路装置 | |
| JPS61274343A (ja) | 半導体装置 | |
| JPH0360152A (ja) | 半導体装置の入力保護回路 | |
| JPH02133965A (ja) | ゲート保護装置 | |
| JPS5885558A (ja) | セミカスタム半導体装置 |