JPS6327729B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置に於けるマイクロコン
ピユータのコード変換方法に関するものであり、
特に８ビツトから構成されるバイト単位のデータ
を処理し、１バイトで表現される256通りの情報
から特定の情報を引き出すコード変換方法に関す
るものである。

通常４ビツトあるいは８ビツト処理のマイクロ
コンピユータに於いて、データバスラインは８ビ
ツトで構成されており、この８ビツトのデータバ
スラインの信号を所望のコードに変換する場合に
は専用のAND−OR ROMを用いていた。例えば
第１図に示す如く７×５のドツトマトリクスに依
つて数字あるいは文字等を表示する場合、８ビツ
トのデータを35個の信号に変換する必要がある。
第２図はその具体的構造を示すAND−OR、
ROMであり、入力はa0〜a7の８ビツトのデータ
が入力され８ビツトの信号は一旦b0〜b255の256
個の信号にAND ROMに依つて変換され、更に
b0〜b255の信号はc0〜c34の35個の信号にOR−
ROMに依つて変換されるものである。

しかしながら第２図に示す様なAND−OR
ROMを用いるとAND−OR ROMを形成するた
めの面積が非常に大きくなり、１チツプ内に４ビ
ツトあるいは８ビツトマイクロコンピユータを形
成する場合に全体としてのチツプ面積が大きくな
り、結果的に同一ウエフアから回収される数量が
減少する欠点があつた。

本発明は上述した欠点に鑑みて為されたもので
あり、８ビツトのデータ内容に応じたタイマー時
間を設定し、そのタイマー装置の制御に依つてコ
ード変換するマイクロコンピユータのコード変換
方法を提供するものである。以下図面を参照して
本発明を詳細に説明する。

第３図は本発明の実施例を示すブロツク図であ
り、１はプログラムが一部の領域に収容されたプ
ログラム記憶装置（以下ROMと言う）、２は
ROM１に収容されているプログラムをアドレス
するプログラムカウンタ、３はプログラムカウン
タ２に依つてアドレスされたプログラムを一時記
憶するインストラクシヨンレジスタ、４はサブル
ーチンコール時プログラムカウンタ２の内容を退
避させるスタツクレジスタ、５はプログラムに依
つて時間が設定されるタイマー装置、６は８ビツ
トのバスライン、７は入出力端子である。

ROM１は例えば第４図に示す如く０番地から
ｎ番地までプログラム及び変換すべきデータが収
容され、ｎ番地からｎ＋α番地までの各番地に
は、変換されるべき８ビツトで表わされた情報に
対応し、所定の目的にコード変換された例えば35
ビツトのデータが収容されている。プログラムカ
ウンタ２は所定ビツト数のカウンタで構成され、
ROM１のアドレスを指定する。このプログラム
カウンタ２に依つて指定されたマイクロプログラ
ムはインストラクシヨンレジスタ３に記憶され、
そのプログラムが実行される。またインストラク
シヨンレジスタ３に記憶されたプログラムはバス
ライン６にも出力される。プログラムがタイマー
設定の機能であればタイマー装置５に相当のタイ
マー時間がバスライン６を通じて設定され、所定
のタイマー時間が経過するとその出力信号８に依
つてプログラムカウンタ２が制御される。更にバ
スライン６は入出力端子７に接続され所定の出力
命令に依つてバスライン６の信号を入出力端子７
に出力する。

入出力端子７は第５図に示される如く、各々ラ
ツチ回路９が設けられ、ラツチ回路９の出力Ｑは
外部接続用端子１０に接続されると共に入力ライ
ン１１に依つてバスライン６に取り込まれる構造
となつている。出力命令が実行されると出力され
るべきデータがバスライン６に出力され、同時に
ラツチクロツク制御信号１２が印加され、バスラ
イン６上のデータがラツチ回路９に記憶され外部
接続用端子１０から出力される。又入力命令が実
行されると外部接続用端子１０のデータは入力ラ
イン１１を通してバスライン６に送出され所定の
処理が行なわれる。更に外部接続用端子１０には
出力機能のみ及び入力機能のみの端子も設けられ
ている。

次に第３図及び第５図を参照して動作を説明す
る。

まず、プログラムをスタートさせると、プログ
ラムカウンタ２はROM１の所定の番地を順次選
択して、選択されたプログラムはインストラクシ
ヨンレジスタ３に順次記憶され実行される。この
プログラム中にコード変換命令があるとROM１
内の変換すべきデータが選択され、インストラク
シヨンレジスタ３にその内容が記憶されると共に
バスライン６を通じて所定時間がタイマー装置５
にセツトされる。同時にプログラムカウンタ２の
内容はスタツクレジスタ４に退避し、プログラム
カウンタ２は新らたに第４図に示す変換データが
収容されたｎ番地をアドレスする内容となり、順
次ｎ、ｎ＋１、……ｎ＋αとアドレスされて行
く。

正確にはｎ番地からｎ＋α番地までには出力命
令とコード変換されたデータとが１対になつたプ
ログラムが収容されており、ｎ番地から順次アド
レスされることに依り、インストラクシヨンレジ
スタ３及びバスライン６を通して入出力端子７よ
りデータがパラレルに順次出力される。そこでタ
イマー装置５にセツトされた所定時間が経過する
と出力信号８に依つてプログラムカウンタ２が制
御され、プログラムカウンタ２は次の番地をアド
レスするのが停止され所定のプログラムが実行さ
れる。実際にはｎ番地からｎ＋α番地での出力命
令に対して出力信号８に依つて割込みがかかり、
割り込み処理に依つて、その時入出力端子７に出
力されているコードを変換されたコードとして処
理すべく動作する。その後プログラムカウンタ２
はスタツクレジスタ４に退避された内容の次の番
地をアドレスする内容となり、元のプログラムに
復帰する。

割込み処理の一例を更に詳述すると、出力信号
８に依る割込み処理はラツチ回路９に記憶されて
いるデータを変換されたコードとして入力ライン
１１を通してバスライン６に入力し、該入力を更
に他の出力端子に入力する。また他の例ではラツ
チ回路９から出力しているデータが変換されたコ
ードであることを示す信号を他の出力端子から出
力し外部の利用に供する処理をすることもでき
る。

この様にROM１に収容されるデータは変換さ
れるべき情報に依つてセツトされるタイマー時間
と対応しており、そのデータが出力されるまでの
時間とタイマー時間とが一致しているものであ
る。

上述の如く本発明に依れば非常に大きな面積を
有するAND−OR ROMを形成する必要は無く、
マイクロプログラムが収容されるプログラム記憶
装置の空白部分に必要なだけのデータをタイマー
時間に対応して収容するだけで良く、４ビツトあ
るいは８ビツトマイクロコンピユータのチツプ面
積を大幅に減少することが可能となるものであ
る。

【図面の簡単な説明】

第１図はコード変換が必要な７×５ドツトマト
リクスに依る表示、第２図は第１図に示した表示
に必要なコード変換をするための従来例を示す
AND−OR ROM、第３図は本発明の実施例を示
すブロツク図、第４図はROMのプログラム記憶
領域を示す図、第５図は要部回路図である。 １……マイクロプログラム記憶装置（ROM）、
２……プログラムカウンタ、３……インストラク
シヨンレジスタ、４……スタツクレジスタ、５…
…タイマー装置、６……バスライン、７……入出
力端子、８……出力信号。

Claims (1)

1. 【特許請求の範囲】 １ 命令を収容するプログラム記憶装置と、該プ
   ログラム記憶装置のアドレスを与えるプログラム
   カウンタと、前記所定の命令に依つてタイマー時
   間が設定されるタイマー装置と、複数の入出力端
   子とを少なくとも有するマイクロコンピユータに
   於いて、前記プログラム記憶装置の所定領域に複
   数のコードが記憶され、所定の命令が選択された
   時所定時間が前記タイマー装置にセツトされると
   共に前記コードが順次選択出力され、所定時間経
   過時に出力されたコードを変換コードとすること
   を特徴とするマイクロコンピユータのコード変換
   方法。 ２ 特許請求の範囲第１項に於いて、前記タイマ
   ー装置が所定時間経過した時出力される信号に依
   り割込み処理が実施され、該割込み処理のプログ
   ラムに依つて前記プログラム記憶装置から出力さ
   れたコードを変換コードとすることを特徴とする
   マイクロコンピユータのコード変換方法。 ３ 特許請求の範囲第２項に於いて、前記割込み
   処理はその時出力されているデータが変換コード
   であることを示す信号を他の出力端子より出力す
   ることを特徴とするマイクロコンピユータのコー
   ド変換方法。 ４ 特許請求の範囲第２項に於いて、前記割込み
   処理は入力出端子に設けられたラツチの内容を入
   力し、該入力を他の出力端子より変換されたコー
   ドとして出力することを特徴とするマイクロコン
   ピユータのコード変換方法。