JPS63280343A - 電子計算機調整方法 - Google Patents
電子計算機調整方法Info
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- JPS63280343A JPS63280343A JP62114571A JP11457187A JPS63280343A JP S63280343 A JPS63280343 A JP S63280343A JP 62114571 A JP62114571 A JP 62114571A JP 11457187 A JP11457187 A JP 11457187A JP S63280343 A JPS63280343 A JP S63280343A
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- computer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子計算機等の実機調整方法に係り、特に、
論理不良解析を行なう際、シミエレーシ薯ンプログラム
を搭載した計算機を使用すること忙より、論理不良の解
析期間を短縮し、実機調整作業の効率向上を図るのに好
適な電子計算機調整方法に関する。
論理不良解析を行なう際、シミエレーシ薯ンプログラム
を搭載した計算機を使用すること忙より、論理不良の解
析期間を短縮し、実機調整作業の効率向上を図るのに好
適な電子計算機調整方法に関する。
従来、特開昭５９−２００５５４号公報に記載のように
、５ＣＡＮＯＵＴ信号をメモリに入れ、それをナーピス
プロセッナ（ｓｖｐ）を通し、外部記憶装置に移し、そ
の内容を見て、論理不良解析を行なっており、メモリの
内容をそのまま論理シミーレージ目ンの入力として、シ
ミニレ−シランを実行し、論理不良追跡を行なうことは
記載されていない。
、５ＣＡＮＯＵＴ信号をメモリに入れ、それをナーピス
プロセッナ（ｓｖｐ）を通し、外部記憶装置に移し、そ
の内容を見て、論理不良解析を行なっており、メモリの
内容をそのまま論理シミーレージ目ンの入力として、シ
ミニレ−シランを実行し、論理不良追跡を行なうことは
記載されていない。
上記従来技術は、表示できる信号数とサイクル数に制限
があり、表示信号とサイクル数を変えて、何回か論理動
作を繰り返し実行する必要があり、また、この間、被試
験電子計算機が専有されるので効率が悪いという問題が
あった。
があり、表示信号とサイクル数を変えて、何回か論理動
作を繰り返し実行する必要があり、また、この間、被試
験電子計算機が専有されるので効率が悪いという問題が
あった。
本発明の目的は、被検査電子計算機の実行途中の状態か
ら論理シミエレーシ冒ンを実行して、被検査電子計算機
の検査を行なう電子計算機調整方法を提供することにあ
る。
ら論理シミエレーシ冒ンを実行して、被検査電子計算機
の検査を行なう電子計算機調整方法を提供することにあ
る。
上記目的は、被調整マシンに主メモリアクセスアドレス
の最大アドレスレジスタと最小アドレスレジスタを、ナ
ーとスプロセクチにレジスタ及び主メモリダンプ用コン
トロールクエアを装備し、論理シミュレータで用いる論
理表現テーブルにイベント伝播抑止フラグを設けること
により、達成される。
の最大アドレスレジスタと最小アドレスレジスタを、ナ
ーとスプロセクチにレジスタ及び主メモリダンプ用コン
トロールクエアを装備し、論理シミュレータで用いる論
理表現テーブルにイベント伝播抑止フラグを設けること
により、達成される。
ストレージコントロール（ＳＣ）に設けたアドレス最小
値、最大値は、調整用プログラムがアクセスした主メモ
リの最小アドレスと最大アドレスを保持し、主メモリを
ダンプする時、不良に関連する最小限のデータを抽出す
るために使用する。
値、最大値は、調整用プログラムがアクセスした主メモ
リの最小アドレスと最大アドレスを保持し、主メモリを
ダンプする時、不良に関連する最小限のデータを抽出す
るために使用する。
サービスプロセッサ（ｓｖｐ）に格納した電子計算機状
態ダンプコントロールウェアは、被調整マシンのレジス
タ、メモリ等を効率よくフロッピディスクに格納する。
態ダンプコントロールウェアは、被調整マシンのレジス
タ、メモリ等を効率よくフロッピディスクに格納する。
論理シミユレータの論理表現テーブルに設けたイベント
伝播抑止フラグは、不良発生時の実機状態を確実にシミ
ュレーションモデル上に再現するために使用される。
伝播抑止フラグは、不良発生時の実機状態を確実にシミ
ュレーションモデル上に再現するために使用される。
以下、本発明による被調整計算機とシミュレーションを
搭載した調整済計算機の一実施例を図面を用いて詳細に
説明する。
搭載した調整済計算機の一実施例を図面を用いて詳細に
説明する。
第１図は、被調整計算機の論理構成図及び、論理シミユ
レータを搭載した調整済計算機全体の構成図である。１
０１は被調整計算機、１０２は調整用プログラムを格納
する主メモリ部、１０５は主メモリ部１０２を制御する
メモリ制御部、１０４は命令の解読、実行を行なう命令
処理部、１０５はシステム保守用のサービスプロセラ？
、１０６はフロッピーディスクで、調整時又は不良発生
時、被調整計算機の内部状態を格納するための外部記憶
装置であり、これが、論理シミュレータを搭載した調整
済計算機１０７０入力となる。
レータを搭載した調整済計算機全体の構成図である。１
０１は被調整計算機、１０２は調整用プログラムを格納
する主メモリ部、１０５は主メモリ部１０２を制御する
メモリ制御部、１０４は命令の解読、実行を行なう命令
処理部、１０５はシステム保守用のサービスプロセラ？
、１０６はフロッピーディスクで、調整時又は不良発生
時、被調整計算機の内部状態を格納するための外部記憶
装置であり、これが、論理シミュレータを搭載した調整
済計算機１０７０入力となる。
第２図はメモリ制御部１０３の一部を示すものである。
主メモ９部１０２にアクセスするアドレスレジスタ２０
５、アドレスレジスタ２０５の最小アドレスを計算する
演算器ＭＩＮ ２０１ 、演算器ＭＩＮ ２０１で求め
た最小アドレスを格納する最小アドレスレジスタ２０２
、また、アドレスレジスタ２０５の最大アドレスを計算
する演算器ＭＡＸ ２０３、演算器ＭＡＸ２０３で求め
た最大アドレスを格納する最大アドレスレジスタ２０４
、主メモリ部１０２にデータを転送する時に用いるデー
タレジスタ２０６である。ここでセットされた最大アド
レスレジスタ２０４、最小アドレスレジスタ２０２の間
の部分をサービスプロセッサ１０５を通して、フロッピ
ディスク（ＦＤ）１０６に書き出す。次に、そのサービ
スプロセラｆ１０５のコントロール部の処理について示
す。第３図は祠整者が被調整計算機１０１の論理不良を
検出した時、その被調整計ｎ機の内部状態をフロッピデ
ィスク（ＦＤ）１０６に退避するコントロールウェアの
処理を示したものである。まず、被調整計算機１０１の
Ｐｓｗ反びレジスタの内容を読み出し、ＦＤ１０６に書
き出す（５０５）。この時、Ｐｓｗとレジメタは、ＳＶ
Ｐに搭載しているスキャンマツプ（ラッチ出力信号と論
理ファイル信号名称の対応表）Ｋより、シミュレーショ
ンモデルに対応づけてお（。
５、アドレスレジスタ２０５の最小アドレスを計算する
演算器ＭＩＮ ２０１ 、演算器ＭＩＮ ２０１で求め
た最小アドレスを格納する最小アドレスレジスタ２０２
、また、アドレスレジスタ２０５の最大アドレスを計算
する演算器ＭＡＸ ２０３、演算器ＭＡＸ２０３で求め
た最大アドレスを格納する最大アドレスレジスタ２０４
、主メモリ部１０２にデータを転送する時に用いるデー
タレジスタ２０６である。ここでセットされた最大アド
レスレジスタ２０４、最小アドレスレジスタ２０２の間
の部分をサービスプロセッサ１０５を通して、フロッピ
ディスク（ＦＤ）１０６に書き出す。次に、そのサービ
スプロセラｆ１０５のコントロール部の処理について示
す。第３図は祠整者が被調整計算機１０１の論理不良を
検出した時、その被調整計ｎ機の内部状態をフロッピデ
ィスク（ＦＤ）１０６に退避するコントロールウェアの
処理を示したものである。まず、被調整計算機１０１の
Ｐｓｗ反びレジスタの内容を読み出し、ＦＤ１０６に書
き出す（５０５）。この時、Ｐｓｗとレジメタは、ＳＶ
Ｐに搭載しているスキャンマツプ（ラッチ出力信号と論
理ファイル信号名称の対応表）Ｋより、シミュレーショ
ンモデルに対応づけてお（。
次に、バッファ記憶等のＲＡＭ、 ｌ（０Ｍメモリ類と
アドレス変換テーブルをＦＤ１０６に蒼き出ｆ （５１
０）。
アドレス変換テーブルをＦＤ１０６に蒼き出ｆ （５１
０）。
そして最後にメモリ制御部１０３に格納している生メモ
リ上の最大アドレスレジスタ２０４と最小アドレスレジ
スタ２０２０間のメモリ部分ＦＤ１０６に１き出す（３
１５）。
リ上の最大アドレスレジスタ２０４と最小アドレスレジ
スタ２０２０間のメモリ部分ＦＤ１０６に１き出す（３
１５）。
次に、調整済計算機内の各処理について説明する。まず
、第４図は、調整済計算機内の全体の処理を示すフロー
チャートである。被調整マシン１０１の論理記述した設
計ファイル４０１．４０１を論理シミュレーション実行
可能な形式に変換したシミュレーションモデル４０２を
作成する（４５０）。シミュレーションモデル４０２を
メモリ上に論理表現テーブル４０４として展開する（４
５５）。シミュレーション内のメモリデータを表わす擬
似メモリ４０５、被調整マシン内の仮想アドレスを実ア
ドレスに変換するアドレス変換テーブル４０６、論理表
現テーブル４０４と擬似メモリ４０５反びアドレス変換
テーブル４０６を調整済計算機内主メモリ４０３に格納
する（４６０）。次にシミュレーションを実行しく４６
５，４７０）、シミュレーション実行結果を格納する結
果出力ファイル４０７が、調整済マン７１０７に作成さ
れる。
、第４図は、調整済計算機内の全体の処理を示すフロー
チャートである。被調整マシン１０１の論理記述した設
計ファイル４０１．４０１を論理シミュレーション実行
可能な形式に変換したシミュレーションモデル４０２を
作成する（４５０）。シミュレーションモデル４０２を
メモリ上に論理表現テーブル４０４として展開する（４
５５）。シミュレーション内のメモリデータを表わす擬
似メモリ４０５、被調整マシン内の仮想アドレスを実ア
ドレスに変換するアドレス変換テーブル４０６、論理表
現テーブル４０４と擬似メモリ４０５反びアドレス変換
テーブル４０６を調整済計算機内主メモリ４０３に格納
する（４６０）。次にシミュレーションを実行しく４６
５，４７０）、シミュレーション実行結果を格納する結
果出力ファイル４０７が、調整済マン７１０７に作成さ
れる。
即ち、設計ファイル４０１を入力として、シミュレーシ
ョンモデル４０２を作成後（４５０） 、そのシミ為し
−１／目ンモデに４０２を主メモリａｏ３ＫＭ開する（
４５５）。次に、被調整マシンのレジスタ及びメモリ等
の内容を退避したＦＤ１０６を読み込み、メモリはアド
レス変換テーブル４０６を用いて、シミ為し−ションモ
デル４０２に対応した各部分に値を設定する（４６０）
。その後、シミュレーション開始時の初期設定を行なう
初期シミュレーションを行ない（４６５）、続いて指定
サイクル数までシミュレーションを実行しく４７０）、
その結果出力から論理不良原因を追跡するのである。こ
れらの処理のうち、シミュレーションモデル４０２の詳
細な説明を第５図に示す。また、ＦＤ１０６からのシミ
ュレーションモデルへのセットを第６図に示す。さらに
、初期シミーレーション処理を第７図に示。そしてシミ
ュレーション実行の課程を第８図に示す。
ョンモデル４０２を作成後（４５０） 、そのシミ為し
−１／目ンモデに４０２を主メモリａｏ３ＫＭ開する（
４５５）。次に、被調整マシンのレジスタ及びメモリ等
の内容を退避したＦＤ１０６を読み込み、メモリはアド
レス変換テーブル４０６を用いて、シミ為し−ションモ
デル４０２に対応した各部分に値を設定する（４６０）
。その後、シミュレーション開始時の初期設定を行なう
初期シミュレーションを行ない（４６５）、続いて指定
サイクル数までシミュレーションを実行しく４７０）、
その結果出力から論理不良原因を追跡するのである。こ
れらの処理のうち、シミュレーションモデル４０２の詳
細な説明を第５図に示す。また、ＦＤ１０６からのシミ
ュレーションモデルへのセットを第６図に示す。さらに
、初期シミーレーション処理を第７図に示。そしてシミ
ュレーション実行の課程を第８図に示す。
第５図は、各論理ゲートに対応した論理表現テーブルＬ
ＥＴのＬＥＴレコード５０６を示したものである。当該
ゲートの素子機能（ＦＵＮＣ）５０１と当該ゲートの入
力となるゲートを示すファンイン（Ｆ Ｉ Ｎ ） ５
０２、当該ゲートの出力となるゲートを示すファンアラ
） （ＦＯＵＴ ）５０３、当該ゲートの信号値を格納
した信号値（ＶＡＬ）５０５、イベント抑止フラグ（Ｆ
ＬＡＧ）５０４より構成されている。イベント抑止フラ
グ（ＦＬＡＧ）５０４は、シミュレーションでイベント
の発生を抑止する役割を持っている。
ＥＴのＬＥＴレコード５０６を示したものである。当該
ゲートの素子機能（ＦＵＮＣ）５０１と当該ゲートの入
力となるゲートを示すファンイン（Ｆ Ｉ Ｎ ） ５
０２、当該ゲートの出力となるゲートを示すファンアラ
） （ＦＯＵＴ ）５０３、当該ゲートの信号値を格納
した信号値（ＶＡＬ）５０５、イベント抑止フラグ（Ｆ
ＬＡＧ）５０４より構成されている。イベント抑止フラ
グ（ＦＬＡＧ）５０４は、シミュレーションでイベント
の発生を抑止する役割を持っている。
第６図は、レジスタ及びメモリを読み出し、それがレジ
スタの時は（６１５） 、そのレジスタに該当する論理
表現テーブルＬ ＥＴ ４０４の信号値（ＭＡＬ ）
５０５ Ｋ信号値をセットし、フラグ（ＦＬＡＱ）５０
４に、イベントを伝播しないことを示すために１１″を
セットする（６２０）。また、メモリ（命令群等）の時
は（６１５）アドレス変換後シミュレーション時に使用
する擬似メモリＭ Ｅ Ｔ ４０５へメモリデータをセ
ットする（６２５）。これを繰り返し、ＦＤ１０６の読
み出し終了後（（５１０）、Ｆ Ｄ １０６からの初期
値セット処理は終了し、シミニレ−ジョンの前処理は終
了したことＫなる。
スタの時は（６１５） 、そのレジスタに該当する論理
表現テーブルＬ ＥＴ ４０４の信号値（ＭＡＬ ）
５０５ Ｋ信号値をセットし、フラグ（ＦＬＡＱ）５０
４に、イベントを伝播しないことを示すために１１″を
セットする（６２０）。また、メモリ（命令群等）の時
は（６１５）アドレス変換後シミュレーション時に使用
する擬似メモリＭ Ｅ Ｔ ４０５へメモリデータをセ
ットする（６２５）。これを繰り返し、ＦＤ１０６の読
み出し終了後（（５１０）、Ｆ Ｄ １０６からの初期
値セット処理は終了し、シミニレ−ジョンの前処理は終
了したことＫなる。
これにより、被調整マシンの停止指定命令実行後の全レ
ジスタの値は、シミュレーシ四ンモデル上のすべての各
ラッチ出力ゲートの信号値エリアにセクトされる。ＰＳ
Ｗも同様にシミュレーシ曹ンモデル上にセットされる。
ジスタの値は、シミュレーシ四ンモデル上のすべての各
ラッチ出力ゲートの信号値エリアにセクトされる。ＰＳ
Ｗも同様にシミュレーシ曹ンモデル上にセットされる。
なお、被調整マシンのレジスタとシミュレーションモデ
ルとの対応は、ＳＶＰＯ８ＣＡＮ−ＭＡＰｉＣよ’）、
Ｆ’Ｄ出力時、即時圧行なわれる。これにより、被調整
マシンの指定命令実行後の状態をすべて、シミュレーシ
ョン上に回復したことＫなる。即ち、被調整マシン停止
時、ＰＳＷはＭＳの停止命令の次の命令のアドレスをさ
しているが、シミスレーシ日ンモデル上のＰＳＷは、Ｍ
ＥＴ内の次に行なう命令アドレスをさす。次に、第７図
の初期シミュレーションを行ない、シミエレーシ目ンリ
スタートを行なう準備は完了する。この後は、被調整マ
シン停止後の論理の動きをすべてシミュレーションが擬
似的に行なうことＫなる。
ルとの対応は、ＳＶＰＯ８ＣＡＮ−ＭＡＰｉＣよ’）、
Ｆ’Ｄ出力時、即時圧行なわれる。これにより、被調整
マシンの指定命令実行後の状態をすべて、シミュレーシ
ョン上に回復したことＫなる。即ち、被調整マシン停止
時、ＰＳＷはＭＳの停止命令の次の命令のアドレスをさ
しているが、シミスレーシ日ンモデル上のＰＳＷは、Ｍ
ＥＴ内の次に行なう命令アドレスをさす。次に、第７図
の初期シミュレーションを行ない、シミエレーシ目ンリ
スタートを行なう準備は完了する。この後は、被調整マ
シン停止後の論理の動きをすべてシミュレーションが擬
似的に行なうことＫなる。
第７図は、初期化シミエレーシッン処理のフローチャー
トを示したものである。論理表現テーブルＬ Ｅ Ｔ
４０４のＦ Ｌ Ａ Ｇ ５０４が１１″′になってい
るものについてすべてイベントテーブルに登録する（７
０５）。次にイベントデープルよりイベントを１個ずつ
取り出しく７１０） 、当該ゲートのファンアウト先ゲ
ートなＡＨ’ｌ’テーブルに作成する（７１５）。
トを示したものである。論理表現テーブルＬ Ｅ Ｔ
４０４のＦ Ｌ Ａ Ｇ ５０４が１１″′になってい
るものについてすべてイベントテーブルに登録する（７
０５）。次にイベントデープルよりイベントを１個ずつ
取り出しく７１０） 、当該ゲートのファンアウト先ゲ
ートなＡＨ’ｌ’テーブルに作成する（７１５）。
次にＡＥＴテーブルよりゲートを１個ずつ収り出し、ゲ
ートの出カイ直を計算する（７２５）。当該ゲートのＦ
ＬＡ’Ｇが１０＆Ｉで（７３０）、ゲートの新出力値が
口出力値と異なる時（７３５）、当該ゲートのＬＥＴア
ドレスをイベントとして、イベントテーブルに登録する
（７４０）。ＦＬＡＧが１１″のゲートは新出力値が変
化しても、イベントを作成しないので、被調整マシンよ
りセクトした状態を確実に保持することができる。イベ
ントが空になるとＬＥＴのＦＬＡＧはすべて１０″にす
る（７５０）。
ートの出カイ直を計算する（７２５）。当該ゲートのＦ
ＬＡ’Ｇが１０＆Ｉで（７３０）、ゲートの新出力値が
口出力値と異なる時（７３５）、当該ゲートのＬＥＴア
ドレスをイベントとして、イベントテーブルに登録する
（７４０）。ＦＬＡＧが１１″のゲートは新出力値が変
化しても、イベントを作成しないので、被調整マシンよ
りセクトした状態を確実に保持することができる。イベ
ントが空になるとＬＥＴのＦＬＡＧはすべて１０″にす
る（７５０）。
第８図は、第７図の初期化シミエレーシ９ン処理終了後
、指定サイクル数分のシミュレーション実行を行なう処
理のフローチャートを示している。
、指定サイクル数分のシミュレーション実行を行なう処
理のフローチャートを示している。
８０１はシミュレーション実行後のシミュレーシ冒ン結
果ファイル（ＳＯＦ）である。
果ファイル（ＳＯＦ）である。
ＣＹＣＬＥ＝ｏはシミュレーション実行サイクル数の初
期設定であり（８１０）、以降、ＣＹＯＬＥが指定サイ
クルになるまで（８１５，８２０）、シミュレーション
を実行する。シミュレーション実行のため、まず、ＣＹ
ＣＬｇに該当する時刻の外部入力信号値よりイベントを
作成する。次にイベントテーブルより、ＬＥＴレコード
アドレスを取り出し、該当ゲートの出力信号値をシミュ
レーション結果ファイルＳＯＦに出力すると共にファン
アウトをＡＥＴテーブルに登録する（８２５）。次にＡ
ＥＴテーブルよりＬＥＴレコードアドレスを１個ずつ敗
り出しく８３０．８２０ ）、ゲートの出力値を計算す
る（８３５）。この結果出力信号イ１ぼが変化すれば、
当該ゲートをイベントテーブルに登鎌する（８４５）。
期設定であり（８１０）、以降、ＣＹＯＬＥが指定サイ
クルになるまで（８１５，８２０）、シミュレーション
を実行する。シミュレーション実行のため、まず、ＣＹ
ＣＬｇに該当する時刻の外部入力信号値よりイベントを
作成する。次にイベントテーブルより、ＬＥＴレコード
アドレスを取り出し、該当ゲートの出力信号値をシミュ
レーション結果ファイルＳＯＦに出力すると共にファン
アウトをＡＥＴテーブルに登録する（８２５）。次にＡ
ＥＴテーブルよりＬＥＴレコードアドレスを１個ずつ敗
り出しく８３０．８２０ ）、ゲートの出力値を計算す
る（８３５）。この結果出力信号イ１ぼが変化すれば、
当該ゲートをイベントテーブルに登鎌する（８４５）。
上記手順をＣＹＣＬｇが指定サイクルになるまで（８１
５）、くり返すことにより、シミュレーションを実行す
る。本シミュレーシ冒ン方式によれば、イベントの発生
したゲートの出力値をすべてＳＯＦファイルに出力する
ので、シミュレーシ１７対象論理はすべての信号変化を
観測可能である。
５）、くり返すことにより、シミュレーションを実行す
る。本シミュレーシ冒ン方式によれば、イベントの発生
したゲートの出力値をすべてＳＯＦファイルに出力する
ので、シミュレーシ１７対象論理はすべての信号変化を
観測可能である。
本実施例によれば、被調整マシンの内部状態（レジスタ
、メモリ）を論理シミ二し−シ曹ン上に再現でき、以後
シミュレータＷ／を実行すること 。
、メモリ）を論理シミ二し−シ曹ン上に再現でき、以後
シミュレータＷ／を実行すること 。
により論理回路各部の信号値を容易に観測することがで
きる。従来の方法では、観測したい信号線をＲ，ＡＭＫ
つなぎ、そのＲ，ＡＭをＳＶＰより観測しているが、観
測サイクルも限られているため、不良原因追跡には、こ
の繰り返しを行なわなければならず、大きな手間となっ
ている。本発明により、シミュレーションを行なえば、
端末表示装置より、見たい信号を見たいサイクルで観測
可能となるため、不良原因追跡期間即ち調整期間短縮に
大きく役立つ効果となる。また論理シミュレータをマル
チプログラミングすることにより複数の不良解析を並行
して行なうこともできる。
きる。従来の方法では、観測したい信号線をＲ，ＡＭＫ
つなぎ、そのＲ，ＡＭをＳＶＰより観測しているが、観
測サイクルも限られているため、不良原因追跡には、こ
の繰り返しを行なわなければならず、大きな手間となっ
ている。本発明により、シミュレーションを行なえば、
端末表示装置より、見たい信号を見たいサイクルで観測
可能となるため、不良原因追跡期間即ち調整期間短縮に
大きく役立つ効果となる。また論理シミュレータをマル
チプログラミングすることにより複数の不良解析を並行
して行なうこともできる。
本発明忙よれば、被調整マシンの内部状態（レジスタ、
メモリ）を論理シミュレーション上に再現し、以後シミ
ュレーションを実行することにより、論理回路各部の信
号値を容易に観測することができるのでマシン調整が容
易となる効果がある。
メモリ）を論理シミュレーション上に再現し、以後シミ
ュレーションを実行することにより、論理回路各部の信
号値を容易に観測することができるのでマシン調整が容
易となる効果がある。
第１図は本発明の一実施例の全体を示す構成図、第２図
はメモリ制御部の構成図、第３図はサービスプロセッサ
のコントロールウェアの処理を示すフローチャート、第
４図は調整済み計算機内のシミニレ−シロン処理を示す
フローチャート、第５図は論理表現テーブルＬＥＴのレ
コード構成を示すフォーマット図、第６図はＦＤからシ
ミエレ−シ１ンデータ部への初期値セット処理を示すフ
ローチャート、第７図は初期化シミュレーションの処理
を示すフローチャート、第８図は本発明の一実施例のシ
ミュレーシ１ン処理を示すフローチャートである。 １０１・・・被調整計算機、１０２・・・主メモリ部、
１０５・・・メモリ制御部、１０４・・・命令処理部、
１０５・・・丈−ビスプロセッサ、１０６・・・フロン
ピディスク、１０７・・・？Ｊ！４整済計算機、２０１
・・・演算器ＭＩＮ、２０２・・・最小アドレスレジス
タ、２０３・・・演算器Ｍ Ａ Ｘ １２０４・・・最
大アドレスレジスタ、２０５・・・アドレスレジスタ、
２０６・・・データレジスタ、４ｏ１・・・設計ファイ
ル、４０２・・・シミュレーションモデル、４ｏ３・・
・調整済計算機内主メモリ、４０４・・・論理表現テー
ブルＬ Ｅ Ｔ。 ４０５・・・擬似メモリＭＥ Ｔ、 ４０６ 用アドレ
ス変換テーブル、４０７・・・結果出力ファイル、５０
１・・・素子機能（ＦＵＮＣ）、５０２・・・ファンイ
ン（ＦＩＮ）、５０３・・・ファンアウトＣＦ’０ＵＴ
）、５０４川フラグ（Ｆ Ｌ Ａ Ｑ ）、５０５−
信号値（ＶＡＬ）、５Ｃ１６川Ｌ Ｅ ’ｌ’レコード
、８ｏ１川シミユレーシヨン結果フアイル。 第 １ 図 第 ２ 辺 ２ρ１ 、賞算器Ｍ ｊＮ ２０４’、最大アトし
スししスフ２ｏ２ ： Ｉｕｂアトしスレしスフ ２０
ｊニアドレスしレスグｚｏ３：Ｅ貧算、ご≧１ζ１ＭＡ
Ｘ ２ｏｂ二Ｔ”−ＩＬ”；ス５’第３図 第４−い 第５図 第６０ 第 ７ カ 第？図
はメモリ制御部の構成図、第３図はサービスプロセッサ
のコントロールウェアの処理を示すフローチャート、第
４図は調整済み計算機内のシミニレ−シロン処理を示す
フローチャート、第５図は論理表現テーブルＬＥＴのレ
コード構成を示すフォーマット図、第６図はＦＤからシ
ミエレ−シ１ンデータ部への初期値セット処理を示すフ
ローチャート、第７図は初期化シミュレーションの処理
を示すフローチャート、第８図は本発明の一実施例のシ
ミュレーシ１ン処理を示すフローチャートである。 １０１・・・被調整計算機、１０２・・・主メモリ部、
１０５・・・メモリ制御部、１０４・・・命令処理部、
１０５・・・丈−ビスプロセッサ、１０６・・・フロン
ピディスク、１０７・・・？Ｊ！４整済計算機、２０１
・・・演算器ＭＩＮ、２０２・・・最小アドレスレジス
タ、２０３・・・演算器Ｍ Ａ Ｘ １２０４・・・最
大アドレスレジスタ、２０５・・・アドレスレジスタ、
２０６・・・データレジスタ、４ｏ１・・・設計ファイ
ル、４０２・・・シミュレーションモデル、４ｏ３・・
・調整済計算機内主メモリ、４０４・・・論理表現テー
ブルＬ Ｅ Ｔ。 ４０５・・・擬似メモリＭＥ Ｔ、 ４０６ 用アドレ
ス変換テーブル、４０７・・・結果出力ファイル、５０
１・・・素子機能（ＦＵＮＣ）、５０２・・・ファンイ
ン（ＦＩＮ）、５０３・・・ファンアウトＣＦ’０ＵＴ
）、５０４川フラグ（Ｆ Ｌ Ａ Ｑ ）、５０５−
信号値（ＶＡＬ）、５Ｃ１６川Ｌ Ｅ ’ｌ’レコード
、８ｏ１川シミユレーシヨン結果フアイル。 第 １ 図 第 ２ 辺 ２ρ１ 、賞算器Ｍ ｊＮ ２０４’、最大アトし
スししスフ２ｏ２ ： Ｉｕｂアトしスレしスフ ２０
ｊニアドレスしレスグｚｏ３：Ｅ貧算、ご≧１ζ１ＭＡ
Ｘ ２ｏｂ二Ｔ”−ＩＬ”；ス５’第３図 第４−い 第５図 第６０ 第 ７ カ 第？図
Claims (1)
- １、動作確認を行なう被検査電子計算機において、該被
検査電子計算機の内部レジスタ及びメモリを動作確認済
電子計算機上に構築した論理シミュレータに転送し、該
被検査電子計算機の実行途中の状態から論理シミュレー
ションを実行して該被検査電子計算機の検査を行なうこ
とを特徴とする電子計算機調整方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114571A JP2585592B2 (ja) | 1987-05-13 | 1987-05-13 | 電子計算機調整方法 |
| US07/192,521 US4995037A (en) | 1987-05-13 | 1988-05-11 | Adjustment method and apparatus of a computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114571A JP2585592B2 (ja) | 1987-05-13 | 1987-05-13 | 電子計算機調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63280343A true JPS63280343A (ja) | 1988-11-17 |
| JP2585592B2 JP2585592B2 (ja) | 1997-02-26 |
Family
ID=14641160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114571A Expired - Lifetime JP2585592B2 (ja) | 1987-05-13 | 1987-05-13 | 電子計算機調整方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4995037A (ja) |
| JP (1) | JP2585592B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146460A (en) * | 1990-02-16 | 1992-09-08 | International Business Machines | Logic simulation using a hardware accelerator together with an automated error event isolation and trace facility |
| FR2684211B1 (fr) * | 1991-11-22 | 1994-02-04 | Aerospatiale Ste Nationale Indle | Dispositif d'exploitation des informations relatives aux pannes detectees par une ou plusieurs unites centrales d'un aeronef. |
| JPH05334459A (ja) * | 1992-05-28 | 1993-12-17 | Nec Corp | マイクロコンピュータ |
| TW421761B (en) * | 1994-04-12 | 2001-02-11 | Yokogawa Electric Corp | Verification support system |
| US6480817B1 (en) * | 1994-09-01 | 2002-11-12 | Hynix Semiconductor, Inc. | Integrated circuit I/O pad cell modeling |
| US6408393B1 (en) * | 1998-01-09 | 2002-06-18 | Hitachi, Ltd. | CPU power adjustment method |
| JP2000322283A (ja) * | 1999-05-06 | 2000-11-24 | Fujitsu Ltd | 電子計算機の障害検出方法 |
Citations (4)
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|---|---|---|---|---|
| JPS49121450A (ja) * | 1973-03-19 | 1974-11-20 | ||
| JPS59208656A (ja) * | 1983-05-12 | 1984-11-27 | Omron Tateisi Electronics Co | シミユレ−タ |
| JPS6142040A (ja) * | 1984-08-03 | 1986-02-28 | Nec Corp | 論理シミユレ−タ |
| JPS6238947A (ja) * | 1985-08-13 | 1987-02-19 | Fujitsu Ltd | プロセツサユニツトの診断方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0062978A3 (en) * | 1981-04-06 | 1982-12-22 | Secretary of State for Industry in Her Britannic Majesty's Gov. of the United Kingdom of Great Britain and Northern Ireland | Apparatus for assisting fault-finding in data processing systems |
-
1987
- 1987-05-13 JP JP62114571A patent/JP2585592B2/ja not_active Expired - Lifetime
-
1988
- 1988-05-11 US US07/192,521 patent/US4995037A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121450A (ja) * | 1973-03-19 | 1974-11-20 | ||
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| JPS6238947A (ja) * | 1985-08-13 | 1987-02-19 | Fujitsu Ltd | プロセツサユニツトの診断方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2585592B2 (ja) | 1997-02-26 |
| US4995037A (en) | 1991-02-19 |
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