JPS63283152A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高密度集積回路に用いられる、微細構造の０
Ｍ０５回路とバイポーラトランジスタを集積形成した半
導体装置とその製造方法に関する。

（従来の技術） 集積回路の微細加工技術の進歩により、ゲート長１μ■
あるいはそれ以下のＭＯＳトランジスタが作られるよう
になってきた。この様な微細構造のＭＯＳ　トランジス
タでは、短チヤネル効果やホット・キャリア効果、更に
バンチスルー耐圧の劣化等が大きい問題となるだけでな
く、Ｎ流駆動能力が小さいことも問題となる。そこで最
近は、同一基板上にＣＭＯＳ回路とバイポーラトランジ
スタを集積し、バイポーラトランジスタの電流駆動能力
が大きいという利点と、ＣＭＯＳ回路の低消費電力特性
とを活かしたＢ　Ｉ　ＣＭＯＳ回路と呼ばれる構造が有
望視されている。この ８１ＣＭＯＳ回路において大きい問題は、微細化された
ＣＭＯＳ回路の特にｎチャネルＭＯＳトランジスタの性
能がｎチャネルＭＯＳトランジスタに比べて劣っている
ため、充分な高密度化と高性能化が達成できていないこ
とである。これは、ゲート電極に自己整合的にイオン注
入によりソース。

ドレイン領域を形成する場合、ｎチャネルＭＯＳトラン
ジスタでは後の不純物活性化の熱処理工程で不純物が横
方向に大きく拡散し、この結果ゲート長に対して実効チ
ャネル長が短くなり、またゲート電極とソース、ドレイ
ン領域間の奇生容量が大きくなることが一つの原因であ
る。特に、Ｓｉｌ板を用い、ソース、ドレイン領域の不
純物としてホウ素（Ｂ）を用いる場合、ホウ素がｎチャ
ネル側のソース、ドレイン不純・物であるリンやヒ素に
比べて非常に拡散係数が大きいため、問題となる。

ｎチャネルＭＯＳトランジスタの実効チャネル長の短縮
を防止し、同時にゲート電極とソース。

ドレイン領域の重なりを小さくするのに有効な方法とし
て、ゲート電極の側壁に絶縁膜を選択的に形成した状態
で、これら絶縁膜とゲート電極をマスクとして不純物を
イオン注入してソース、ドレイン領域を形成する方法が
ある。しかしこの方法では、ゲート電極側壁に形成する
絶縁膜の膜厚のバラツキやソース、ドレイン不純物の熱
拡散条件によっては、ゲート電極とソース、ドレイン領
域の間に間隙ができたいわゆるオフセット・ゲート構造
となり、不都合である。オフセット・ゲート構造になら
ないように条件が制御され、ゲート電極とソース、ドレ
イン領域との間が僅かな重なりをもつ状態が得られたと
しても、ソース、ドレインの奇生抵抗が大きいものとな
る。これは前述のように、ホウ素の拡散速度が大きいこ
とに起因する。即ちホウ素の拡散速度が大きいために熱
処理工程によって、ソース、ドレイン領域の端部で横方
向に大きい不純物濃度のダレが形成され、チャネル領域
近傍に高抵抗層が形成されるからである。

このソース、トレインの奇生抵抗はＭＯＳトランジスタ
の電流量を制限することになる。

（発明が解決しようとする問題点） 以上のように微細化したＣＭＯＳ回路においては、ｎチ
ャネルＭＯＳトランジスタの寄生容量と寄生抵抗がトレ
ードオフの関係にあり、従ってＢ　Ｉ　ＣＭＯＳ回路の
高密度化と高性能化を図ることが難しい、という問題が
あった。

本発明は、この様な問題を解決した ８１０ＭＯ８構造の半導体装置とその製造方法を提供す
ることを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明にがかるＢ　Ｉ　ＣＭＯ８半導体装置は、そのｎ
チャネルＭＯＳトランジスタのソース、ドレイン領域が
、第１の高濃度不純物イオン注入層と、この第１の高濃
度不純物イオン注入層の範囲内に形成された第１の低濃
度不純物イオン注入層とから構成されたことを特徴とす
る。換言すれば本発明でのｎチャネルＭＯＳトランジス
タでは、不純物活性化後の高濃度不純物イオン注入層の
チャネル側端部が低濃度不純物イオン注入層のそれと等
しいかまたはそれよりチャネル領域内に入り込んだ状態
とされる。本発明でのｎチャネルＭＯＳトランジスタは
、奇生抵抗および奇生容量を同時に低減するために有効
な構造であって、本発明者らはこれをＳ　Ｔ　Ｄ　（Ｓ
　ｉｄｅｗａｌｌＴ　ｒａｎｓｉｓｔｏｒ　　ｗｉｔｈ
　　Ｄ　ｏｕｂｌｅ　　Ｄ　ｏｐｅｄ　　Ｄ　ｒａｉｎ
）構造と称している。

ｎチャネルＭＯＳトランジスタについては、好ましくは
、ソース、ドレイン領域が、第２の高濃度不純物イオン
注入層と、チャネル領Ｍ側端部がこの第２の高濃度不純
物イオン注入層の範囲外に突出た第２の低濃度不純物イ
オン注入層とから構成されるしＤ　Ｄ　（Ｌ　ｉｇｈｔ
ｌｙ　　Ｄ　ｏｐｅｄ　　Ｄ　ｒａｉｎ）構造を用いる
。

この様なり１０ＭＯ８構造を得るための本発明の方法は
、ｎチャネルＭＯＳトランジスタの製造工程として、基
板のｎ型領域にゲート絶縁膜を介して第１のゲート電極
を形成する工程、このゲート電極をマスクとして不純物
をイオン注入してｐ型の第１の低濃度不純物イオン注入
層を形成する工程、第１のゲート電極側壁に選択的に第
１の絶縁膜を形成し、この絶縁膜と第１のゲート電極を
マスクとして不純物をイオン注入してｐ型の第１の高濃
度不純物イオン注入層を形成する工程、および注入不純
物を活性化すると同時に第１の低濃度不純物イオン注入
層のチャネル領域側端部が第１の高濃度不純物イオン注
入層内に収まるように熱処理をする工程を有する。

（作用） 本発明の８１０ＭＯ３構造では、ｎチャネルＭＯＳトラ
ンジスタはソース、ドレイン領域の第１の低濃度不純物
イオン注入層は第１の高濃度不純物イオン注入層の濃度
を補償するための役割をもつ。即ちソース、ドレイン領
域は、ゲート電極をマスクとして形成された第１の低濃
度不純物イオン注入層が、ゲート電極の側壁に絶縁膜を
設けた状態で形成される第１の高濃度不純物イオン注入
層内に完全に取込まれて、実効チャネル長は第１の高濃
度不純物イオン注入層により決まる。そして第１の低濃
度不純物イオン注入層により濃度補償が行われるため、
熱処理時のソース、ドレイン領域の不純物拡散が大きく
ても、寄生抵抗は小さいものとなる。またゲート電極と
ソース、ドレイン領域の重なりは小さく保たれ、寄生容
量も小さく、従って高速動作に適する。ｎチャネルＭＯ
Ｓトランジスタについては、ＬＤＤ構造を採用すること
によりホット・キャリア効果に対する高い信頼性が確保
される。以上により、高速性に優れた信頼性の高いＢＩ
ＣＭＯ８型半導体装置が実現する。

本発明の方法によれば、注入不純物の濃度の違いによる
不純物拡散速度の差を利用して、簡単に５ＴＤＩ造のｎ
チャネルＭＯＳトランジスタを形成することができる。

特に、ｎチャネル側にＬＤＤ構造を採用すれば、ＬＤＤ
構造の形成に利用するゲート電極側壁絶縁膜をｎチャネ
ル側の高濃度不純物イオン注入層形成時のマスクとして
も利用することにより、ＳＴＤ構造のｎチャネルＭＯＳ
トランジスタとＬＤＤ構造のｎチャネルＭＯＳトランジ
スタからなるＣＭＯＳ回路を簡単な工程で集積形成する
ことができる。例えば、代表的なＳｉ基板の場合を例に
挙げ、ｎチャネル側の第１の低濃度不純物イオン注入層
および第１の高濃度不純物イオン注入層の不純物として
ホウ素を用い、ｎチャネル側の第２の低濃度不純物イオ
ン注入層の不純物としてリン、第２の高濃度不純物イオ
ン注入層の不純物としてヒ素をそれぞれ用いる。そうす
ると、第１および第２のゲート電極を共通の導体膜によ
り形成し、それぞれのゲート電極の第１および第２の側
壁絶縁膜を同じ絶縁膜により形成し、両者の不純物活性
化の熱処理工程を共用した時、ｎチャネル側はＳＴＤ構
造となり、ｎチャネル側はＬＤＤ構造になる。従来の一
般的な０ＭＯ８製造工程と比較して、それぞれのソース
、ドレイン領域へのイオン注入を打ち分けるためのフォ
トリソグラフィ工程が追加されるのみである。またｎチ
ャネルＭＯＳトランジスタは、第１の高濃度不純物イオ
ン注入層のみではオフセット・ゲート構造になる虞れが
あるのに対し、本発明ではゲート電極をマスクとじて形
成される第１の低濃度不純物イオン注入層があるため、
これが防止される。

また、バイポーラトランジスタ部の活性ベース層とｎチ
ャネルＭＯＳトランジスタの第１の低濃度不純物イオン
注入層を同時に形成したり、バイポーラトランジスタ部
のベース・コンタクト部とｎチャネルＭＯＳトランジス
タの第１の高濃度不純物イオン注入層を同時に形成した
り、更にはバイポーラトランジスタのコレクタ領域とｎ
チャネルＭＯＳトランジスタを形成するｎ型ウェルを同
時に形成したりすることにより、Ｂ　Ｉ　ＣＭＯ８型半
導体装置の製造工程を簡略化できる。

（実施例） 以下、本発明の詳細な説明する。

第１図（ａ）（ｂ）は一実施例のＣＭＯＳトランジスタ
とｎｐｎトランジスタを集積した素子の要部構成を示す
平面図とそのＡ−Ａ’　断面図である。この実施例では
Ｓｉ基板１１に、ｎ型エピタキシャル層１３が形成され
たウェーハを用い、このウェーハに形成されたｎ型ウェ
ル１４にｎチャネルＭＯ８トランジスタが、ｎ型エピタ
キシャル層１３にｐチャネルＭＯ８トランジスタ及びｎ
ｐｎトランジスタが形成されている。なお基板１１のｎ
ｐｎトランジスタが形成される領域にはエピタキシャル
！！１３形成の前に予めｎ４″型層１２が埋込み形成さ
れている。なおこの基板構造は、種々変形できる。例え
ば、ｎ型３ｉ基板を用いてこれにｎ型ウェルのみを形成
したものでもよいし、ｎ型３ｉ基板を用いてこれにｎ型
ウェルのみを形成したものでもよい。各素子領域の間に
は分離用絶縁１＊１６が形成されている。このように素
子分離されたウェーハのｐチャネル及びｎチャネル領域
にゲート絶縁膜１８を介して多結晶シリコン膜によるゲ
ート電極１９１．１９２が形成されている。ｎチャネル
側のソース、ドレイン領域は、第１の低濃度不純物イオ
ン注入層であるｐ−型層２４１，２４２と、第１の高濃
度不純物イオン注入層であるｐ＋型層３０１．３０２と
から構成されている。ｐ−型１２４１，２４２は、ゲー
ト電極１９１をマスクとしてホウ素またはフッ化ホウ素
をイオン注入して得られ、ｐ＋型１１３０１゜３０２は
ゲート電極とその側壁に選択的に形成された第１の絶縁
膜２７１をマスクとして同じくホウ素またはフッ化ホウ
素をイオン注入して得られる。ｐ−型層２４１，２４２
は、イオン注入後の熱処理工程によってｐ型層３０１．
３０２内に取込まれた形になり、５ＴＤＩ造となってい
る。従って基板との接合部や実効チャネル長はｐ＋型層
３０工、３０２により決まっている。ｎチャネル側のソ
ース、ドレイン領域は、第２の低濃度不純物イオン注入
層であるｎ−型層２２１．２２２と、第２の高濃度不純
物イオン注入層であるｎ＋型層２８ｒ　、２８２とから
構成されている。ｎ−型層２２１．２２２は、ゲート電
極１９２をマスクとしてリンをイオン注入して得られ、
ｎ１型層２８１．２８２はゲート電極１９２とその側壁
に選択的に形成された第２の絶縁膜２７をマスクとして
ヒ素をイオン注入して形成されたものである。

ｎ−型層２２１，２２２はそのチャネル領域側端部が、
イオン注入後の熱処理工程を経てもｎ４″型層２８１．
２８２の範囲の外にある。即ちｎチャネル側は、ＬＤＤ
＠造となっている。

ｎｐｎｔ−ランジスタは、コレクタ埋込み層１２が形成
された領域のｎ型エピタキシャル層１３に、ｐ−型活性
ベース層２６、更にこの中にｎ＋型エミッタ層３４を形
成して構成されている。ベースＮ極取出し部にはｐ＋型
ベース・コンタクト層３２が形成され、コレクタ電極取
出し部には埋込み１ｉ１２に達するｎ＋型コレクタ・コ
ンタクト層１７が形成されている。ｎ＋型エミッタ層３
４はこの実施例では、不純物ドープト多結晶シリコン１
１３５からの固相拡散により形成されているが、この他
にヒ素を５Ｘ１０１Ｓ／α２程度イオン注入して形成し
ても良い。

具体的な数値例を挙げれば、例えばｎチャネル側のゲー
ト長を０．７μ７）１．　ｎチャネル側のゲート長を０
．５μｍに設定し、それぞれのソース。

ドレイン領域の不純物注入条件および熱処理条件を選ぶ
ことにより、実効チャネル艮をｎチャネル側、ｎチャネ
ル側ともに０．５μ扉とする。

素子形成された基板上は、ＣＶＤ絶縁膜３３゜３６によ
り覆われ、これにコンタクト孔が開けられてへ２−等の
金属配線３８が形成されている。

第２図（ａ）（ｂ）〜第１６図（ａ）（ｂ）は、この実
施例の８１ＣＭＯ８の製造工程を説明するための各工程
での平面図とそのＡ−Ａ’　断面図である。また第３図
（ａ）〜（ｅ）はその要部工程での平面図である。これ
らの図を参照して次に具体的な製造工程を説明する。ま
ず第２図（ａ）（ｂ）に示すように、３ｉ基板１１に例
えばアンチモンを熱拡散してｎ１型埋込み層１２を形成
した後、ｎ型エピタキシャル層１３を成長形成する。

エピタキシャル層は例えば不純物濃度 ５ｘ　１０”　’　／ｃａ＋３とする。次に第３図（ａ
）（ｂ）に示すように、フォトレジスト１５をマスクと
して不純物をイオン注入し、バイポーラトランジスタの
分離領域及びｎチャネルＭＯＳトランジスタ形成領域に
ｐ型ウェル１４を形成する。ｐ型ウェル１４は例えば深
さ２．５μｍ程度とし、ｎｐｎトランジスタ領域及びｎ
チャネルＭＯＳトランジスタ領域のｎ型エピタキシャル
層１３を島状に分離する。なお、島状に残されるｎ型エ
ピタキシャル層１３の領域にｎ型不純物を適当にイオン
注入すれば、その不純物濃度を最適値に設定することが
できる。またｎチャネルＭＯＳトランジスタ領域に予め
ｎ型埋込み層を形成すること、あるいはｎチャネルＭＯ
Ｓトランジスタ領域に予めｎ型埋込み層を形成すること
は有用である。これら各領域の不純物′ａ度分布を最適
に設定することにより、素子間の分離耐圧の向上、ラッ
チアップの確実な防止が図られる。

この後第４図（ａ）（ｂ）に示すように、通常の選択酸
化法により分離用絶縁！！＄１６を形成する。

次いで第５図（ａ）（ｂ）に示すように、ｎ＋型コレク
タ・コンタクト１１１７をリンのイオン注入により形成
する。このときのイオン注入条件は例えば、加速電圧５
０ＫｅＶ、ドーズ量 ｌＸ１０１”／国２とする。この後第６図（ａ）（ｂ）
に示すように、ゲート絶縁膜１８を例えば１５０人の熱
酸化膜により形成した後、全面にリン・ドープト多結晶
シリコン膜を堆積し、これをフォトレジスト２０により
バターニングして、ゲート電極１９１．１９２を形成す
る。ゲート電極材料は多結晶シリコン腹膜と金属シリサ
イド膜の積層膜やタングステンなどの高融廃合ぶ膜等で
もよい。そして第７図（ａ）（ｂ）に示すように、ｎチ
ャネルＭＯＳトランジスタ領域に窓を持つフォトレジス
ト２１をパターン形成し、リンをイオン注入してソース
、ドレイン領域に低濃度イオン注入層であるｎ−型層２
２ｔ　、２２２をゲート電極１９２に自己整合的に形成
する。イオン注入条件は例えば、加速電圧２５ＫｅＶ、
ドーズ量４×１０”　３／ａｘ２とする。次いで第８図
（ａ）（ｂ）に示すようにｐチャネル側に窓を有するフ
ォトレジスト２３をパターン形成し、ソース、ドレイン
領域にボロンをイオン注入してゲート電極１９１に自己
整合的に低濃度イオン注入層であるｐ−型Ｈ２４ｔ　、
２４２を形成する。この時、加速電圧１５ＫｅＶ、ドー
ズ１４　Ｘ　１０’　３／ａｘ２とする。

続いて第９因（ａ）（ｂ）に示すように、ｎｐｎトラン
ジスタのベース領域に開口を持つフォトレジスト２５を
パターン形成し、ボロンをイオン注入してｐ−型活性ベ
ース層２６を形成する。このときイオン注入条件は例え
ば、加速電圧３０ＫｅＶ、ドーズ１４　Ｘ　１０１３／
ｃｍ２とする。なおこのｐ−型活性ベース層２６のイオ
ン注入工程を、ｎチャネルＭＯＳトランジスタのｐ−型
層２４ｔ　、２４２のイオン注入工程と同時にすること
も可能である。

この後、シランガスを用いたＣＶＤ法により、全面に１
５００人程度０絶縁膜（Ｓ　ｉ　０２膜）−を堆積し、
これを反応性イオンエツチングにより全面エツチングし
て、第１０図（ａ）（ｂ）に示すようにゲート電極１９
１．１９２の側壁部にのみ絶縁膜２７を選択的に残す。

各ゲート電極１９１゜１９２の側壁に残される絶縁膜２
７の厚みは１０００人程選択する。この側壁絶縁膜２７
は、９ｉ３Ｎ＋ｉｇ等他の絶縁膜でもよい。そして全面
を熱酸化した後、第１１図（ａ）（ｂ）に示すようにｎ
チ゛ヤネルＭＯＳトランジスタ領域に開口をもつフォト
レジスト２９をパターン形成し、ヒ素をイオン注入して
ｎチャネルＭＯＳトランジスタのソース、ドレイン領域
に高濃度不純物イオン注入層であるｎ＋型層２８１．２
８２を形成する。

ゲート電極１９２と共にその側壁絶縁膜２７がマスクと
なるから、ｎ＋型層２８ｔ　、２８２はｎ−型層２２１
．２２２より後退して形成される。このときのヒ素のイ
オン注入条件は加速電圧４０ＫｅＶ、ドーズ１５Ｘ１０
”　５１０ａ２とする。更に第１２図（ａ）（ｂ）に示
すように、ｐチャネル側に開口を持つフォトレジスト３
１をパターン形成し、フッ化ホウ素をイオン注入してソ
ース。

ドレイン領域に高濃度不純物イオン注入層であるｐ型１
１３０１．３０２を形成する。この時のイオン注入条件
は、加速電圧４０ＫｅＶ、ドーズ量５Ｘ１０”／Ｃ１１
２とする。このｐ＋型１３０ｔ　。

３０２もゲート電極１９１と側壁絶縁間２７をマスクと
し形成されるから、図示のようにチャネル領域側先端部
が後退して形成される。次に第１３図（ａ）（ｂ）に示
すようにｎｐｎトランジスタのベース・コンタクト領域
に開口を持つフォトレジスト３１を形成し、フッ化ホウ
素をイオン注入してｐ＋型層３２を形成する。この時の
イオン注入条件は例えば加速電圧４０ＫｅＶ、ドーズ量
５ｘ　１０１’　／ａｓ２とする。このベース・コンタ
クト層３２のイオン注入とｎチャネルＭＯＳトランジス
タのｐ＋型１１３０ｔ　、３０２のイオン注入とは、同
時に行なってもよい。

この後、第１４図（ａ）（ｂ）に示すように全面にＣＶ
Ｄ絶縁膜３３を堆積し、そのエミッタ領域に窓を開けて
ヒ素ドープト多結晶シリコン膜３５をエミッタ・コンタ
クト電極として形成する。

そして熱処理を行って、これまでの注入不純物の活性化
を行うと同時にヒ素ドープト多結晶シリコンｌ１３５か
らのヒ素拡散によりｎ“型エミッタ層３４を形成する。

この時の熱処理条件は例えば、９００℃、３０分程度と
する。この熱処理工程でホウ素の拡散速度は大きく、か
つ濃度差による拡散速度の差に起因してｎチャネルＭＯ
Ｓトランジスタ側ではｐ−型層２４１．２’４２はｐ＋
型３０１．３０２内に取込まれた形になり、ＳＴＤ構造
が得られる。ｎチャネルＭＯ８）−ランジスタ側では、
ヒ素の拡散速度がリンのそれに比べて小さいため、ｎ−
型層２２１．２２２のチャネル領域側端部はｎ＋型層２
８ｔ　、２８２の外部に残り、ＬＤ［）構造となる。

この後第１５図（ａ）（ｂ）に示すように、全面にＣＶ
Ｄ絶縁１ａ３５を堆積し、フォトレジスト３６をパター
ン形成してＣＶＤ絶縁膜３５．３３を選択エツチングす
ることによりコンタクトホール３７を形成する。そして
最侵に第１′６図（ａ）（ｂ）に示すようにへλ電極配
線３８を配設してＢＩＣＭＯ８が完成する。

第１７図（ａ）（ｂ）は、この実施例のｎチャネルＭＯ
Ｓトランジスタのソース（及びドレイン）領域のチャネ
ル領域近傍の表面不純物濃度分布を示す。図から明らか
なように、ｐ＋型層の不純物再拡散によるチャネル領域
側端部の濃度低下が、ｐ−型層により効果的に補償され
ていることが分かる。

この実施例によれば、ｎチャネルＭＯＳトランジスタは
、ＬＤＤ８Ｉ造を形成するプロセスと基本的に同じプロ
セスによりソース、ドレイン領域が形成されるが、ＬＤ
Ｄ構造とは異なり、低ｍ度層が高濃度層の外側に残らな
い。これは前述したように本発明者等がＳＴ［）１膜造
と呼ぶものであるが、この状態は実施例で説明したよう
に、イ°オン種を含むイオン注入条件、ゲート電極側壁
に残す絶縁膜の膜厚、および不純物活性化の熱処理条件
等により実現することができる。そしてこの実施例では
、ｎチャネルＭＯＳトランジスタの実効チャネル長はソ
ース、ドレイン領域の高濃度イオン注入■により決まる
。ｈチャネル側はＬＤＤＩＲ造である。実際、ｎチャネ
ル側のゲート長を０．７μｍ、ｎチャネル側のゲート長
を０．５μｍとして、実効チャネル長が共にほぼ０．５
μｍの０ＭＯ８が得られる。

そしてこの実施例の構造では、ｎチャネル側のソース、
ドレインｍ域は、ｐ−型層２４１゜２４２がｐ＋型層３
０１．３０２のチャネル領域近傍の濃度低下を補償する
役割とオフセット・ゲート構造を防止する役割を果たす
。このため、従来例として知られる、ゲート電極に側壁
絶縁膜を設けて一回の不純物イオン注入を行うだけの５
Ｗ（Ｓｉｄｅ　　Ｗａｌｌ　）構造に比べて、寄生抵抗
が遥かに小さいものとなる。ｎチャネルＭＯＳトランジ
スタにしＤＤ構造を導入した場合に比べても、ソース、
ドレインの直列抵抗は十分に小さい。この結果、ｎチャ
ネルＭＯＳトランジスタとして従来にない大きい電流量
を得ることができ、駆動能力の向上が図られる。また、
ゲート電極とその側壁絶縁膜をマスクとして高濃度不純
物イオン注入層が形成されるから、ゲート電極とソース
、ドレイン電極の重なりが小さく、寄生容量が小さくな
る。これにより、高速性に優れたＢＩＣＭＯ８素子が得
られる。各トランジスタ領域の不純物濃度の最適設計に
より、分離耐圧の向上やラッーチアップ防止も確実に行
われる。

またこの実施例では、ｎチャネルＭＯＳトランジスタは
ＬＤＤ構造であり、ホット・キャリアによる信頼性低下
は最小限に抑えることができる。

またこの実施例の方法は、フォトリソグラフィ工程が従
来法に比べて増える程度で格別複雑な工程を要しない。

しかも、ＬＤＤ構造、のｎチャネルＭＯＳトランジスタ
を得るためのゲート電極側壁絶縁膜とＳＴＤ構造のｎチ
ャネルＭＯＳトランジスタを得るためのゲート電極側壁
絶縁膜は同時に形成するから、工程は簡単である。

上記実施例では、バイポーラトランジスタの分離をｐｎ
分離構造とし、また素子分離領域に選択酸化法により分
離絶縁膜を形成したが、基板に溝を形成してこれに分離
用絶縁膜を埋込む構造を用いることもできる。その実施
例の構造を、第１図（ａ）（ｂ）に対応させて第１８図
（ａ）（ｂ）に示す。素子分離溝３９は反応性イオンエ
ツチング法により深く形成され、ここにＣ’ＶＤＳｉ＜
）２膜等の分離用絶縁膜４０が埋込み形成されている。

この構造を採用すれば、ｐｎ分離を用いた先の実施例に
比べてバイポーラトランジスタの分離領域の占有面積を
著しく縮小することができ、Ｂ　Ｉ　ＣＭＯＳ回路の高
集積化を図ることができる。

またこの構造により、先の実施例でのｎ４″型コレクタ
埋込み層とｐ型層間の容量が低減されるから、バイポー
ラトランジスタの高性能化が図られる。

本発明は上記実施例に限られるものではない。

例えば実施例では、ｎチャネルＭＯＳトランジスタのゲ
ート長を０．７μｍ、ｎチャネルＭＯＳトランジスタの
ゲート長を０．５μｍとして両者の実効チャネル長がほ
ぼ等しく０．５μｍ程度になるようにした。これは、ホ
ウその拡散がリンやヒ素に比べて大きいことを考慮した
結果である。しかし、イオン種やイオン注入条件、ゲー
ト電極側壁に設ける絶縁膜の膜厚等の各種製造条件を選
ぶことにより、ｎチャネル、ｎチャネルを同じゲート長
、例えば共に０．５μｍあるいはそれ以下とすることも
可能である。また例えば、ｎチャネルＭＯＳトランジス
タはゲート電極をマスクとして一回のイオン注入により
ソース、ドレイン領域を形成した通常の構造を用いても
、更に、ｎチャネルＭＯＳトランジスタにｎチャネルＭ
ＯＳトランジスタと同様にＳＴＤ構造を導入することも
、所望により可能である。実施例では、ゲート電極とし
てｎ＋型多結晶シリコン膜を用いた場合を説明したが、
微細化された０ＭＯ８の各トランジスタのしきい値を最
適制御するために、チャネル・ドープの条件と共に、ゲ
ートＮ極として他の適当な導体膜を選ぶことができる。

例えば、タングステン（Ｗ）などの高融点金属材料やそ
のシリサイドなどがゲート電極に用いられる。更に、イ
オン注入不純物の活性化の方法として通常の熱処理の他
、ランプなどを用いて短時間に加熱するラビッド・アニ
ールを利用することができる。これは、素子の微細化が
更に進んだ場合に不純物の再拡散をよりよく制御する上
で重要になる。

また実施例では、ｎチャネルＭＯＳトランジスタのソー
ス、ドレイン低濃度不純物層、ｎチャネルＭＯＳトラン
ジスタのソース、ドレイン低濃度不純物層、バイポーラ
トランジスタの活性ベース層の順にイオン注入を行なっ
たが、これら低濃度不純物層の形成順序は適当に変更す
ることができる。この場合、ＭＯＳトランジスタのソー
ス、ドレイン低濃度不純物層とバイポーラトランジスタ
の活性ベース層を同一工程で形成すれば、より工程の簡
略化が図られる。更に実施例では、ｎチャネルＭＯＳト
ランジスタのソース、ドレイン高濃度不純物層、ｎチャ
ネルＭＯＳトランジスタのソース、ドレイン高濁度不純
１１！１層、バイポーラトランジスタのベース・コンタ
クト層の順にイオン注入を行なったが、これらの高濃度
層の形成順序も適当に変更することができる。この場合
、ＭＯＳトランジスタのソース、ドレイン高濃度不純物
層とバイポーラトランジスタのベース・コンタクト層を
同一工程で形成すれば、やはり工程の一層の簡略化が図
られる。

また素子分離に関しては、第１図の実施例と第と １繁図の実施例の技術を併用することができる。

例えば、バイポーラトランジスタの分離領域にのみ溝を
形成して分離用絶縁膜を埋込み、他の分離領域に選択酸
化法による分離絶縁膜を形成することも有効である。ま
た埋込み絶縁膜の材料としてＳ　ｉ　０２　ｍの他、基
板シリコンと熱膨張係数等の性質がほぼ等しい多結晶シ
リコン躾等の他の材料を用いることができる。この場合
、溝内面に薄く酸化膜を形成した後、多結晶シリコン膜
を埋込み形成することが望ましい。このような埋込み絶
縁膜材料を用いることにより、基板のストレスを緩和す
ることができる。

また実施例では、ｐ型Ｓｉ基板にｎ型エピタキシャル層
を形成したウェーハを用いたが、例えばシリコン酸化膜
上にシリコン層をエピタキシャル成長させたウェーハを
用いることができる。これにより、バイポーラトランジ
スタのコレクタ容量の低減が可能であり、より高性能の
Ｂ　Ｉ　ＣＭＯＳ回路を得ることができる。

その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果〕 以上述べたように本発明によれば、 ８１０〜１０３回路において、ｎチャネルＭＯＳトラン
ジスタに新しい５ＴＤＩＩ造を導入することにより、寄
生抵抗及び奇生容量を低減して、微細化されたＣ　Ｍ　
ＯＳ回路を持つＢ　Ｉ　ＣＭＯＳ回路の高性能化を図る
ことができる。

また本発明の方法によれば、例えばｎチャネルＭＯＳト
ランジスタのＬＤＤ構造とｎチャネルＭＯＳトランジス
タのＳＴＤ構造を得るためのゲート電極側壁絶縁膜を同
時に形成する、ＭＯＳトランジスタのソース、ドレイン
低濃度不純物層とバイポーラトランジスタの活性ベース
層を同時に形成する、更にはＭＯＳトランジスタのソー
ス。

ドレイン高濃度不純物層とバイポーラトランジスタのベ
ース・コンタクト層を同時に形成する等、工程の共用を
図ることができ、これにより簡単な工程で高性能のＢ　
Ｉ　ＣＭＯＳ回路を実現することができる。

【図面の簡単な説明】

第１図（ａ）（ｂ）は本発明の一実施例のＢ　Ｉ　ＣＭ
ＯＳ回路を示す平面図とそのＡ−Ａ’断面図、第２図（
ａ）（ｂ）〜第１６図（ａ）（ｂ）はその製造工程を示
す平面図とそのＡ−Ａ’断面図、第１７図（ａ）（ｂ）
はｎチャネルＭＯＳトランジスタのチャネル領域近傍で
の表面部の不純物濃度分布を示す図、第１８図（ａ）（
ｂ）は他の実施例の８１ＣＭＯＳ回路を示す平面図とそ
のＡ−Ａ’断面図である。 １１・・・３ｉ基板、１２・・・ｎ４″型埋込み層、１
３・・・ｎ型エピタキシャル層、１４・・・ｐ型ウェル
、１６・・・分離用絶縁膜、１７・・・コレクタ・コン
タクトＬ１８・・・ゲート絶縁膜、１９１．１９２・・
・ゲート電極、２２１．２２２・・・ｎ−型層、２４１
゜２４２・・・ｐ−型層、２６・・・ｐ−型活性ベース
層、２７・・・側壁絶縁膜、２８１．２８２・・・ｎ＋
型層、３０１．３０２・・・ｐ＋型層、３２・・・ｐ＋
型ベース・コンタクト層、３３．３６・・・絶縁膜、３
４・・・ｎ＋型エミッタ層、３５・・・ヒ素ドープ多結
晶シリコン膜、３８・・・Ａ２配線。 出願人代理人　弁理士　鈴江武彦 Ｂ゛８・ 第９　図 塩１１図 ＢＦ” 第１２ｒｉ！Ｊ Ｆｉ 第１３囚 ９４１５図 第７’７　ｒＸＪ

Claims (10)

【特許請求の範囲】
1. （１）半導体基板にｐチャネルＭＯＳトランジスタとｎ
   チャネルＭＯＳトランジスタとを持つＣＭＯＳ回路及び
   バイポーラトランジスタが集積形成され、前記ｐチャネ
   ルＭＯＳトランジスタは、そのソースおよびドレイン領
   域が、第１の高濃度不純物イオン注入層と、この第１の
   高濃度不純物イオン注入層の範囲内に形成された第１の
   低濃度不純物イオン注入層とから構成されていることを
   特徴とする半導体装置。
2. （２）前記ｎチャネルＭＯＳトランジスタは、そのソー
   スおよびドレイン領域が、第２の高濃度不純物イオン注
   入層と、チャネル領域側端部がこの第２の高濃度不純物
   イオン注入層から突き出た第２の低濃度不純物イオン注
   入層とから構成されている特許請求の範囲第１項記載の
   半導体装置。
3. （３）前記ｐチャネルＭＯＳトランジスタおよびｎチャ
   ネルＭＯＳトランジスタは、実効チャネル長０．５μｍ
   以下である特許請求の範囲第１項記載の半導体装置。
4. （４）前記ｐチャネルＭＯＳトランジスタのゲート長は
   前記ｎチャネルＭＯＳトランジスタのそれと等しいかま
   たはそれより大きい特許請求の範囲第１項記載の半導体
   装置。
5. （５）半導体基板にｐチャネルＭＯＳトランジスタとｎ
   チャネルＭＯＳトランジスタを有するＣＭＯＳ回路及び
   バイポーラトランジスタを集積形成するに当り、前記ｐ
   チャネルＭＯＳトランジスタの製造工程は、基板のｎ型
   領域にゲート絶縁膜を介して第１のゲート電極を形成す
   る工程と、このゲート電極をマスクとして不純物をイオ
   ン注入してｐ型の第１の低濃度不純物イオン注入層を形
   成する工程と、前記ゲート電極の側壁に選択的に絶縁膜
   を形成し、この絶縁膜と前記ゲート電極をマスクとして
   不純物をイオン注入してｐ型の第１の高濃度不純物イオ
   ン注入層を形成する工程と、注入不純物を活性化すると
   同時に前記第１の低濃度不純物イオン注入層が前記第１
   の高濃度不純物イオン注入層内に収まるように熱処理を
   行なう工程とを備えたことを特徴とする半導体装置の製
   造方法。
6. （６）前記ｎチャネルＭＯＳトランジスタは、そのソー
   ス、ドレイン領域が、第２の高濃度不純物イオン注入層
   と、チャネル領域端部がこの第２の高濃度不純物イオン
   注入層より外にある第２の低濃度不純物イオン注入層と
   から構成されるものであり、前記ｐチャネルＭＯＳトラ
   ンジスタの第１のゲート電極と同時に形成される第２ゲ
   ート電極をマスクとして不純物をイオン注入して前記第
   ２の低濃度不純物イオン注入層を形成し、前記第１の絶
   縁膜と同時に前記第２のゲート電極側壁に第２の絶縁膜
   を形成し、この絶縁膜と前記第２のゲート電極をマスク
   として不純物をイオン注入してｎ型の第２の高濃度不純
   物イオン注入層を形成し、注入不純物を活性化は前記ｐ
   チャネルＭＯＳトランジスタの熱処理と同時に行なうよ
   うにした特許請求の範囲第５項記載の半導体装置の製造
   方法。
7. （７）前記バイポーラトランジスタのエミッタ層は、不
   純物ドープト多結晶シリコン膜からの不純物拡散により
   形成する特許請求の範囲第５項記載の半導体装置の製造
   方法。
8. （８）前記ｐチャネルＭＯＳトランジスタの第１の低濃
   度不純物イオン注入層と前記バイポーラトランジスタの
   活性ベース層とを同時に形成する特許請求の範囲第５項
   記載の半導体装置の製造方法。
9. （９）前記ｐチャネルＭＯＳトランジスタの第１の高濃
   度不純物イオン注入層と前記バイポーラトランジスタの
   ベース・コンタクト層とを同時に形成する特許請求の範
   囲第５項記載の半導体装置の製造方法。
10. （１０）前記ｐチャネルＭＯＳトランジスタを形成する
    ｎ型領域と前記バイポーラトランジスタのコレクタ層と
    を同時に形成する特許請求の範囲第５項記載の半導体装
    置の製造方法。