JPS6329234B2 - - Google Patents
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- JPS6329234B2 JPS6329234B2 JP55052015A JP5201580A JPS6329234B2 JP S6329234 B2 JPS6329234 B2 JP S6329234B2 JP 55052015 A JP55052015 A JP 55052015A JP 5201580 A JP5201580 A JP 5201580A JP S6329234 B2 JPS6329234 B2 JP S6329234B2
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- clock
- signal
- circuit
- clock signal
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Calculators And Similar Devices (AREA)
- Executing Machine-Instructions (AREA)
Description
本発明は、システムの動作状態を計時信号によ
つて制御するための、CMOS1チツプマイクロコ
ンピユータに含まれてなるシステム起動制御回路
に関するものである。 従来、電子式デイジタル時計、特に腕時計に用
いられるLSIはチツプサイズ上の制約や、動作電
流等の面からCMOSランダムロジツクで構成さ
れ、回路方式としてはスタテイツク回路が用いら
れている。しかし電卓付腕時計など多機能複合化
商品が多く生み出されるに伴つて、この種の電子
機器システムも最近技術進歩が著しい１チツプマ
イクロコンピユータを利用して回路構成すること
が要望され、低電圧、低電流動作特性を持つマイ
クロコンピユータ方式のLSIが望まれている。 本発明は電卓付き腕時計などシステム機能の多
様化に対応するため、１チツプマイクロコンピユ
ータ方式とし、各種計時手段を備え、回路方式と
してはダイナミツク回路を採用しながらスタテイ
ツク回路並みの消費電力を実現した、マイクロコ
ンピユータに含まれて好適のシステム起動制御回
路に関し、特に計時信号を利用して効率的にシス
テムの動作を制御する回路を提供する。すなわ
ち、本発明は、システムを待機状態から動作状態
に起動させるシステム起動制御回路に於いて、発
振回路から出力される基本クロツク信号に基ずき
複数の計時信号を発生する手段と、プログラムに
よつてその内容が設定されるレジスタと、該レジ
スタの内容に基ずいて上記複数の計時信号から所
望の計時信号を選択する手段と、上記選択手段に
より選択された計時信号に基ずいてシステムを待
機状態から動作状態に起動させる手段とを備えて
成ることを特徴とするシステム起動制御回路を提
供するものである。次に実施例を挙げて本発明を
詳細に説明する。 第１図は本発明による集積回路を構成している
論理回路を示し、(a)はシステムクロツクφiが入力
されたレシオレスの論理回路、(b)はクロツクドイ
ンバータである。第２図は上起論理回路を用いて
構成されたCMOS1チツプマイクロコンピユータ
のブロツク図で、CGは水晶発振回路であり32768
Hzのクロツクφを発生してシステムクロツク発生
回路CL及び計時信号発生回路Ａに供給している。
上記クロツク発生回路CLは従来公知の回路によ
りクロツクφを分周して、第３図に示すようなシ
ステムを動作させるためのシステムクロツクφ1
〜φ5を発生する。CPUは中央制御部で、上記シ
ステムクロツクφ1〜φ5が入力されると動作を開
始し、計時信号発生回路Ａで形成された時間信号
を受け取つて適宜計時処理を実行する。尚、上記
CPUは上記計時処理を実行する他、キー入力回
路Ｋからの情報により各種演算処理を実行する。 BPは４ビツトからなるコントロールレジスタ
で、CPUの命令によつてレジスタ内に格納され
る値が設定される。BPレジスタに収納された各
ビツトは計時信号発生回路Ａ、クロツク発生回路
CL及び液晶表示回路Ｄ等の制御信号として用い
られる。同マイクロコンピユータには更に
ROM、RAM等の従来の１チツプマイクロコン
ピユータと同様の回路が含まれて構成されてい
る。 次に上記マイクロコンピユータにおける本発明
と関連する要部を詳細に説明する。 第４図ａ，ｂは上記計時信号発生回路Ａに設け
られた３系列の計時用カウンタ回路で、第４図ａ
はクロツクφを入力としてf1〜f15のカウント出力
を導出するF1〜F15の15段バイナリカウンタ１と
該カウンタ１で形成された１Hzの信号f1を入力信
号として計数値出力fD1〜fD4を導出する10進カウ
ンタ２とからなつている。15段カウンタ１及び10
進カウンタ２のいずれもCPUからのリセツト信
号INI1によつて同時にリセツトされる。第４図
ｂは上記バイナリカウンタ１から導出される出力
の内256Hzの信号f9とコントロールレジスタBPの
出力BP1及びBP2とのアンド信号を入力とする1/
１００秒カウンタ３で、計数値をfH1〜fH4として出力
する。尚256Hzの信号f9を入力として1/100秒カウ
ント出力fH1〜fH4を擬似的に発生させる回路は既
に周知である。該1/100秒カウンタ３はCPUから
のリセツト信号INI2によつてリセツトされ、BP1
及びBP2信号が共に（１、１）の状態以外のとき
はアンドゲートが非導通状態となるためのカウン
トアツプ動作は実行されない。 上記計時用カウンタを構成しているバイナリカ
ウンタ１、10進カウンタ２及び1/100秒カウンタ
３はいずれもスタテイツク回路で設けられてい
る。 上記計時信号発生回路Ａによつて各種の計時信
号が形成されるが、特に15段カウンタ１のf1，f2
出力、10進カウンタ２のfD4出力、及び1/100秒カ
ウンタ３のfH4出力が導出されて、システムの待
機状態及び動作状態の制御を実行するため、クロ
ツク発生回路４に設けられたクロツクコントロー
ル回路に入力される。 第５図はクロツクコントロール回路を示すブロ
ツク図であり、第６図は同図に示される各信号の
波形を示すタイムチヤートである。上記４種類の
各計時信号fD4，f1，f2，fH4は、クロツクコントロ
ール回路に入力されれば、夫々クロツクf14が与
えられた立ち下り検出回路４〜７を介して、パル
ス信号fAD4，fA1，fA2，fAH4を発生する。該パルス
信号は上記クロツクf14に同期してクロツクf14の
一周期に相当する時間だけ、夫々10秒、１秒、1/
２秒、1/10秒に一度発生する。計時信号の立ち下
りを検出したパルス信号は、fAD4，fA1，fA2，
fAH4、夫々RSSフリツプフロツプ８〜１１のセツ
ト端子に入力されてラツチされ、BPレジスタに
設定された内容が予め与えられているアンドゲー
ト１５〜１８を通じてオアゲート１２に伝達され
る。尚、上記RSSフリツプフロツプ８〜１１のリ
セツト端子に入力されたRr1〜Rr4信号はCPUか
らプログラムによつて与えられるが、動作との関
係については後述する。 上記オアゲート１２には上記計時信号に基いて
形成されたRSSフリツプフロツプ出力の他、キー
入力信号Ｋも入力されて計時信号の場合と同様に
システムの起動を制御し得る。 オアゲート１２を介して導出された信号は
RRSフリツプフロツプ１３のリセツト端子に与
えられて、出力信号STを“０”状態にする。該
ST信号はシステムへのクロツク信号φ1〜5の供給
を制御する信号で、他方の入力端子に上記第３図
のシステムクロツクφi（ｉ＝１〜５）が与えられ
たオアゲート１９に入力され、システムへのクロ
ツクφiの供給を制御する。即ち、ST信号が“０”
の状態でオアゲート１９を介してクロツク発生回
路CLで形成された第３図のシステムクロツクφ1
〜φ5が出力され、システムのダイナミツク回路
に供給されて所定の動作が実行される。 上記RRSフリツプフロツプ１３のセツト端子
には、CPUの命令によつてクロツク停止時に形
成されるマイクロオーダCEND信号が与えられ、
クロツク停止命令でフリツプフロツプ１３を
“１”の状態にセツトする。今オアゲート１２の
出力が“０”の状態で上記クロツク停止命令によ
りフリツプフロツプ１３がセツトされると、該
“１”状態のST信号はシステムクロツクφiの供給
を制御するオアグート１９に与えられているた
め、オアゲート出力を“１”の状態に保持し、第
１図に示した全てのダイナミツク回路が直流パス
のない一定の状態になつてシステムは待機状態に
なる。 待機状態をとつたシステムに対して、次に計時
信号が形成されると、該計時信号に基いた表示動
作等が実行されるが、その際システムに起動がか
けられる。 次にシステムを起動制御する場合の動作を、計
時信号fD4を例に挙げて説明する。 今４種類の計時信号fD4，f1，f2，fH4が取り出さ
れて、第５図のクロツクコントロール回路に入力
されているが、これ等４種類の計時信号から所定
の計時信号を選択するべくコントロールレジスタ
BPの２ビツトBP1，BP2が利用される。 該レジスタBP1，BP2の内容はクロツクコント
ロール回路のアンドゲート１５〜１８の入力端に
与えられ、他方の入力端に与えられたフリツプフ
ロツプ８〜１１の内容r1〜r4を２ビツト（BP1、
BP2）の内容によつて選択する。 fD4信号の計時起動にあたつては、BPレジスタ
の内容として（BP1、BP2）＝（０、０）が設定さ
れ、アンドゲート１５を除いて他のアンドゲート
１６，１７及び１８を非導通状態にし、計時信号
fD4に基いた信号のみをオアゲート１２に伝達す
る。今説明を簡略にするためキー入力信号もない
ものとする。システムが待機にある状態でフリツ
プフロツプ８及びフリツプフロツプ１３からは
夫々“０”及び“１”が出力され、システムクロ
ツクφiの供給が阻止される。次にfD4信号によつ
て起動が必要となる状態で、システムクロツクφi
に関係なく動作している計時信号発生回路Ａから
導出されるfD4信号が“１”から“０”に変化す
ると、クロツクコントロール回路の立ち下り検出
回路４からパルス信号fAD4が発生し、フリツプフ
ロツプ８をセツトする。該セツト出力r1は、
BP1，BP2によつて選択されているアンドゲート
１５を通してフリツプフロツプ１３をリセツトさ
せ、ST信号の“１”を解除してシステムヘクロ
ツクφiを供給して動作状態にする。即ち待機状態
に設定されていたシステムは、計時信号の発生に
伴つて速やかに動作状態に移り、システムが所定
の動作を実行する。 クロツクコントロール回路のフリツプフロツプ
８の出力はCPUからの命令によつて出力状態が
テストされ、フリツプフロツプ８の出力として
“１”が出力されておれば、システムクロツクの
１ビツト分だけ遅れて、別途に設けられたCPU
側からの指令で動作するフリツプフロツプによつ
てRr1信号が形成される。このときフリツプフロ
ツプ８の出力はパルス信号fAD4が既に“０”の状
態になつているためリセツトされる。起動がかけ
られたCPUは、フリツプフロツプ８の出力r1が
“１”であればRAMに設けられたカウンタをプ
ログラムによつてカウントアツプさせ、その後マ
イクロオーダCEND信号を形成して10秒信号の計
時動作を終了する。上記CEND信号が出されるこ
とにより、ST信号は“１”となりシステムは再
び待機状態になる。 他の計時信号f1，f2及びfH4についても同様に
BPレジスタのBP1，BP2の内容を所定の割り当
てられた値に定めることにより、所定の計時信号
を選択してシステムの起動を制御することができ
る。 下表は４ビツトからなるBPコントロールレジ
スタの２ビツト（BP1、BP2）と計時信号のクロ
ツク起動との関係を示す。
つて制御するための、CMOS1チツプマイクロコ
ンピユータに含まれてなるシステム起動制御回路
に関するものである。 従来、電子式デイジタル時計、特に腕時計に用
いられるLSIはチツプサイズ上の制約や、動作電
流等の面からCMOSランダムロジツクで構成さ
れ、回路方式としてはスタテイツク回路が用いら
れている。しかし電卓付腕時計など多機能複合化
商品が多く生み出されるに伴つて、この種の電子
機器システムも最近技術進歩が著しい１チツプマ
イクロコンピユータを利用して回路構成すること
が要望され、低電圧、低電流動作特性を持つマイ
クロコンピユータ方式のLSIが望まれている。 本発明は電卓付き腕時計などシステム機能の多
様化に対応するため、１チツプマイクロコンピユ
ータ方式とし、各種計時手段を備え、回路方式と
してはダイナミツク回路を採用しながらスタテイ
ツク回路並みの消費電力を実現した、マイクロコ
ンピユータに含まれて好適のシステム起動制御回
路に関し、特に計時信号を利用して効率的にシス
テムの動作を制御する回路を提供する。すなわ
ち、本発明は、システムを待機状態から動作状態
に起動させるシステム起動制御回路に於いて、発
振回路から出力される基本クロツク信号に基ずき
複数の計時信号を発生する手段と、プログラムに
よつてその内容が設定されるレジスタと、該レジ
スタの内容に基ずいて上記複数の計時信号から所
望の計時信号を選択する手段と、上記選択手段に
より選択された計時信号に基ずいてシステムを待
機状態から動作状態に起動させる手段とを備えて
成ることを特徴とするシステム起動制御回路を提
供するものである。次に実施例を挙げて本発明を
詳細に説明する。 第１図は本発明による集積回路を構成している
論理回路を示し、(a)はシステムクロツクφiが入力
されたレシオレスの論理回路、(b)はクロツクドイ
ンバータである。第２図は上起論理回路を用いて
構成されたCMOS1チツプマイクロコンピユータ
のブロツク図で、CGは水晶発振回路であり32768
Hzのクロツクφを発生してシステムクロツク発生
回路CL及び計時信号発生回路Ａに供給している。
上記クロツク発生回路CLは従来公知の回路によ
りクロツクφを分周して、第３図に示すようなシ
ステムを動作させるためのシステムクロツクφ1
〜φ5を発生する。CPUは中央制御部で、上記シ
ステムクロツクφ1〜φ5が入力されると動作を開
始し、計時信号発生回路Ａで形成された時間信号
を受け取つて適宜計時処理を実行する。尚、上記
CPUは上記計時処理を実行する他、キー入力回
路Ｋからの情報により各種演算処理を実行する。 BPは４ビツトからなるコントロールレジスタ
で、CPUの命令によつてレジスタ内に格納され
る値が設定される。BPレジスタに収納された各
ビツトは計時信号発生回路Ａ、クロツク発生回路
CL及び液晶表示回路Ｄ等の制御信号として用い
られる。同マイクロコンピユータには更に
ROM、RAM等の従来の１チツプマイクロコン
ピユータと同様の回路が含まれて構成されてい
る。 次に上記マイクロコンピユータにおける本発明
と関連する要部を詳細に説明する。 第４図ａ，ｂは上記計時信号発生回路Ａに設け
られた３系列の計時用カウンタ回路で、第４図ａ
はクロツクφを入力としてf1〜f15のカウント出力
を導出するF1〜F15の15段バイナリカウンタ１と
該カウンタ１で形成された１Hzの信号f1を入力信
号として計数値出力fD1〜fD4を導出する10進カウ
ンタ２とからなつている。15段カウンタ１及び10
進カウンタ２のいずれもCPUからのリセツト信
号INI1によつて同時にリセツトされる。第４図
ｂは上記バイナリカウンタ１から導出される出力
の内256Hzの信号f9とコントロールレジスタBPの
出力BP1及びBP2とのアンド信号を入力とする1/
１００秒カウンタ３で、計数値をfH1〜fH4として出力
する。尚256Hzの信号f9を入力として1/100秒カウ
ント出力fH1〜fH4を擬似的に発生させる回路は既
に周知である。該1/100秒カウンタ３はCPUから
のリセツト信号INI2によつてリセツトされ、BP1
及びBP2信号が共に（１、１）の状態以外のとき
はアンドゲートが非導通状態となるためのカウン
トアツプ動作は実行されない。 上記計時用カウンタを構成しているバイナリカ
ウンタ１、10進カウンタ２及び1/100秒カウンタ
３はいずれもスタテイツク回路で設けられてい
る。 上記計時信号発生回路Ａによつて各種の計時信
号が形成されるが、特に15段カウンタ１のf1，f2
出力、10進カウンタ２のfD4出力、及び1/100秒カ
ウンタ３のfH4出力が導出されて、システムの待
機状態及び動作状態の制御を実行するため、クロ
ツク発生回路４に設けられたクロツクコントロー
ル回路に入力される。 第５図はクロツクコントロール回路を示すブロ
ツク図であり、第６図は同図に示される各信号の
波形を示すタイムチヤートである。上記４種類の
各計時信号fD4，f1，f2，fH4は、クロツクコントロ
ール回路に入力されれば、夫々クロツクf14が与
えられた立ち下り検出回路４〜７を介して、パル
ス信号fAD4，fA1，fA2，fAH4を発生する。該パルス
信号は上記クロツクf14に同期してクロツクf14の
一周期に相当する時間だけ、夫々10秒、１秒、1/
２秒、1/10秒に一度発生する。計時信号の立ち下
りを検出したパルス信号は、fAD4，fA1，fA2，
fAH4、夫々RSSフリツプフロツプ８〜１１のセツ
ト端子に入力されてラツチされ、BPレジスタに
設定された内容が予め与えられているアンドゲー
ト１５〜１８を通じてオアゲート１２に伝達され
る。尚、上記RSSフリツプフロツプ８〜１１のリ
セツト端子に入力されたRr1〜Rr4信号はCPUか
らプログラムによつて与えられるが、動作との関
係については後述する。 上記オアゲート１２には上記計時信号に基いて
形成されたRSSフリツプフロツプ出力の他、キー
入力信号Ｋも入力されて計時信号の場合と同様に
システムの起動を制御し得る。 オアゲート１２を介して導出された信号は
RRSフリツプフロツプ１３のリセツト端子に与
えられて、出力信号STを“０”状態にする。該
ST信号はシステムへのクロツク信号φ1〜5の供給
を制御する信号で、他方の入力端子に上記第３図
のシステムクロツクφi（ｉ＝１〜５）が与えられ
たオアゲート１９に入力され、システムへのクロ
ツクφiの供給を制御する。即ち、ST信号が“０”
の状態でオアゲート１９を介してクロツク発生回
路CLで形成された第３図のシステムクロツクφ1
〜φ5が出力され、システムのダイナミツク回路
に供給されて所定の動作が実行される。 上記RRSフリツプフロツプ１３のセツト端子
には、CPUの命令によつてクロツク停止時に形
成されるマイクロオーダCEND信号が与えられ、
クロツク停止命令でフリツプフロツプ１３を
“１”の状態にセツトする。今オアゲート１２の
出力が“０”の状態で上記クロツク停止命令によ
りフリツプフロツプ１３がセツトされると、該
“１”状態のST信号はシステムクロツクφiの供給
を制御するオアグート１９に与えられているた
め、オアゲート出力を“１”の状態に保持し、第
１図に示した全てのダイナミツク回路が直流パス
のない一定の状態になつてシステムは待機状態に
なる。 待機状態をとつたシステムに対して、次に計時
信号が形成されると、該計時信号に基いた表示動
作等が実行されるが、その際システムに起動がか
けられる。 次にシステムを起動制御する場合の動作を、計
時信号fD4を例に挙げて説明する。 今４種類の計時信号fD4，f1，f2，fH4が取り出さ
れて、第５図のクロツクコントロール回路に入力
されているが、これ等４種類の計時信号から所定
の計時信号を選択するべくコントロールレジスタ
BPの２ビツトBP1，BP2が利用される。 該レジスタBP1，BP2の内容はクロツクコント
ロール回路のアンドゲート１５〜１８の入力端に
与えられ、他方の入力端に与えられたフリツプフ
ロツプ８〜１１の内容r1〜r4を２ビツト（BP1、
BP2）の内容によつて選択する。 fD4信号の計時起動にあたつては、BPレジスタ
の内容として（BP1、BP2）＝（０、０）が設定さ
れ、アンドゲート１５を除いて他のアンドゲート
１６，１７及び１８を非導通状態にし、計時信号
fD4に基いた信号のみをオアゲート１２に伝達す
る。今説明を簡略にするためキー入力信号もない
ものとする。システムが待機にある状態でフリツ
プフロツプ８及びフリツプフロツプ１３からは
夫々“０”及び“１”が出力され、システムクロ
ツクφiの供給が阻止される。次にfD4信号によつ
て起動が必要となる状態で、システムクロツクφi
に関係なく動作している計時信号発生回路Ａから
導出されるfD4信号が“１”から“０”に変化す
ると、クロツクコントロール回路の立ち下り検出
回路４からパルス信号fAD4が発生し、フリツプフ
ロツプ８をセツトする。該セツト出力r1は、
BP1，BP2によつて選択されているアンドゲート
１５を通してフリツプフロツプ１３をリセツトさ
せ、ST信号の“１”を解除してシステムヘクロ
ツクφiを供給して動作状態にする。即ち待機状態
に設定されていたシステムは、計時信号の発生に
伴つて速やかに動作状態に移り、システムが所定
の動作を実行する。 クロツクコントロール回路のフリツプフロツプ
８の出力はCPUからの命令によつて出力状態が
テストされ、フリツプフロツプ８の出力として
“１”が出力されておれば、システムクロツクの
１ビツト分だけ遅れて、別途に設けられたCPU
側からの指令で動作するフリツプフロツプによつ
てRr1信号が形成される。このときフリツプフロ
ツプ８の出力はパルス信号fAD4が既に“０”の状
態になつているためリセツトされる。起動がかけ
られたCPUは、フリツプフロツプ８の出力r1が
“１”であればRAMに設けられたカウンタをプ
ログラムによつてカウントアツプさせ、その後マ
イクロオーダCEND信号を形成して10秒信号の計
時動作を終了する。上記CEND信号が出されるこ
とにより、ST信号は“１”となりシステムは再
び待機状態になる。 他の計時信号f1，f2及びfH4についても同様に
BPレジスタのBP1，BP2の内容を所定の割り当
てられた値に定めることにより、所定の計時信号
を選択してシステムの起動を制御することができ
る。 下表は４ビツトからなるBPコントロールレジ
スタの２ビツト（BP1、BP2）と計時信号のクロ
ツク起動との関係を示す。
【表】
【表】
上記動作は各計時信号毎にシステムの記動を制
御する場合を挙げたが、レジスタのBP1，BP2の
内容を共に“１”として、４種類の内の最も速い
計時信号fH4によつてシステムを起動するように
しておけば、システムが動作状態になつたときフ
リツプフロツプ８の出力r4だけでなく、他の出力
信号r3，r2，r1もまたテストすることができ、こ
の場合には同時に４つの計時信号に基づく計時動
作を実行させることができる。即ち複数の計時動
作をプログラムによつて行うことができる。例え
ば10秒単位の計時動作を行なう場合には、１秒の
計時動作を10回行なつて１つのRAM内のカウン
タをカウントアツプさせるよりも、10秒信号によ
る計時動作を行なう方が動作時間が約1/10で済
み、１秒の計時用ハードしか持たないシステムに
比べて消費電力の点で有利になる。 以上詳細に説明したように、本発明の計時信号
によるシステム起動制御回路は、システムを待機
状態から動作状態に起動させるシステム起動制御
回路に於いて、発振回路から出力される基本クロ
ツク信号に基づき複数の計時信号を発生する手段
（計時信号発生回路Ａ）と、プログラムによつて
その内容が設定されるレジスタ（コントロールレ
ジスタBP）と、該レジスタの内容に基づいて上
記複数の計時信号から所望の計時信号を選択する
手段（アンドゲート１５〜１８）と、上記選択手
段により選択された計時信号に基づいてシステム
を待機状態から動作状態に起動させる手段（オア
ゲート１２、RRSフリツプフロツプ１３、オア
ゲート１９）とを備えて成ることを特徴とするも
のであり、本発明によれば、複数の計時信号を発
生させ、該計時信号によつてシステムを動作させ
る際、プログラムによつてコントロールされるレ
ジスタの内容によつて複数の内から所定の計時信
号を選択し、該選択された計時信号によつてシス
テムを待機状態から動作状態へ起動させているた
め、目的に応じて種々の計時動作を行わせること
ができ、回路の多くがダイナミツク回路で且つマ
イクロコンピユータ方式を採用しながら消費電力
の節減を図ることができるものである。すなわ
ち、起動用の信号（計時信号）を複数用意するこ
とにより、必要な動作に最適な信号を選択するこ
とができ、その結果、動作消費電流を低減するこ
とができるものであり、電卓付き時計等の如く多
機能複合商品を構成するためのマイクロコンピユ
ータに好適のシステム起動制御回路を得ることが
できるものである。
御する場合を挙げたが、レジスタのBP1，BP2の
内容を共に“１”として、４種類の内の最も速い
計時信号fH4によつてシステムを起動するように
しておけば、システムが動作状態になつたときフ
リツプフロツプ８の出力r4だけでなく、他の出力
信号r3，r2，r1もまたテストすることができ、こ
の場合には同時に４つの計時信号に基づく計時動
作を実行させることができる。即ち複数の計時動
作をプログラムによつて行うことができる。例え
ば10秒単位の計時動作を行なう場合には、１秒の
計時動作を10回行なつて１つのRAM内のカウン
タをカウントアツプさせるよりも、10秒信号によ
る計時動作を行なう方が動作時間が約1/10で済
み、１秒の計時用ハードしか持たないシステムに
比べて消費電力の点で有利になる。 以上詳細に説明したように、本発明の計時信号
によるシステム起動制御回路は、システムを待機
状態から動作状態に起動させるシステム起動制御
回路に於いて、発振回路から出力される基本クロ
ツク信号に基づき複数の計時信号を発生する手段
（計時信号発生回路Ａ）と、プログラムによつて
その内容が設定されるレジスタ（コントロールレ
ジスタBP）と、該レジスタの内容に基づいて上
記複数の計時信号から所望の計時信号を選択する
手段（アンドゲート１５〜１８）と、上記選択手
段により選択された計時信号に基づいてシステム
を待機状態から動作状態に起動させる手段（オア
ゲート１２、RRSフリツプフロツプ１３、オア
ゲート１９）とを備えて成ることを特徴とするも
のであり、本発明によれば、複数の計時信号を発
生させ、該計時信号によつてシステムを動作させ
る際、プログラムによつてコントロールされるレ
ジスタの内容によつて複数の内から所定の計時信
号を選択し、該選択された計時信号によつてシス
テムを待機状態から動作状態へ起動させているた
め、目的に応じて種々の計時動作を行わせること
ができ、回路の多くがダイナミツク回路で且つマ
イクロコンピユータ方式を採用しながら消費電力
の節減を図ることができるものである。すなわ
ち、起動用の信号（計時信号）を複数用意するこ
とにより、必要な動作に最適な信号を選択するこ
とができ、その結果、動作消費電流を低減するこ
とができるものであり、電卓付き時計等の如く多
機能複合商品を構成するためのマイクロコンピユ
ータに好適のシステム起動制御回路を得ることが
できるものである。
第１図ａ，ｂは本発明によるLSIを構成する論
理回路図、第２図は本発明によるLSIの概要を示
すブロツク図、第３図は同LSIを動作させるシス
テムクロツクの信号波形図、第４図ａ，ｂは本発
明による計時信号発生回路の計時用カウンタ回路
図、第５図は本発明によるクロツクコントロール
回路図、第６図は第５図に示す各信号の波形を示
すタイムチヤートである。 １：バイナリカウンタ、２：10進カウンタ、
３：1/100カウンタ、４〜７：立ち下り検出回路、
８〜１１：フリツプフロツプ、１３：フリツプフ
ロツプ、φ1〜φ5：システムクロツク、fD4，f1，
f2，fH4：計時信号、BP：コントロールレジスタ、
ST：システムクロツク制御信号、CEND：クロ
ツク停止用マイクロオーダ。
理回路図、第２図は本発明によるLSIの概要を示
すブロツク図、第３図は同LSIを動作させるシス
テムクロツクの信号波形図、第４図ａ，ｂは本発
明による計時信号発生回路の計時用カウンタ回路
図、第５図は本発明によるクロツクコントロール
回路図、第６図は第５図に示す各信号の波形を示
すタイムチヤートである。 １：バイナリカウンタ、２：10進カウンタ、
３：1/100カウンタ、４〜７：立ち下り検出回路、
８〜１１：フリツプフロツプ、１３：フリツプフ
ロツプ、φ1〜φ5：システムクロツク、fD4，f1，
f2，fH4：計時信号、BP：コントロールレジスタ、
ST：システムクロツク制御信号、CEND：クロ
ツク停止用マイクロオーダ。
Claims (1)
- 【特許請求の範囲】 １ システムを待機状態から動作状態に起動させ
るシステム起動制御回路に於いて、 発振回路から出力される基本クロツク信号に基
ずき複数の計時信号を発生する手段と、 プログラムによつてその内容が設定されるレジ
スタと、 該レジスタの内容に基ずいて上記複数の計時信
号から所望の計時信号を選択する手段と、 上記選択手段により選択された計時信号に基ず
いてシステムを待機状態から動作状態に起動させ
る手段とを備えて成ることを特徴とする、 計時信号によるシステム起動制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201580A JPS56147218A (en) | 1980-04-18 | 1980-04-18 | System start control circuit by time counting signal |
| US06/254,543 US4463440A (en) | 1980-04-15 | 1981-04-15 | System clock generator in integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201580A JPS56147218A (en) | 1980-04-18 | 1980-04-18 | System start control circuit by time counting signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56147218A JPS56147218A (en) | 1981-11-16 |
| JPS6329234B2 true JPS6329234B2 (ja) | 1988-06-13 |
Family
ID=12902980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201580A Granted JPS56147218A (en) | 1980-04-15 | 1980-04-18 | System start control circuit by time counting signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56147218A (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616056B2 (ja) * | 1972-04-30 | 1981-04-14 | ||
| JPS5082952A (ja) * | 1973-11-24 | 1975-07-04 | ||
| JPS5416836B2 (ja) * | 1973-12-03 | 1979-06-25 | ||
| GB1507178A (en) * | 1974-10-30 | 1978-04-12 | Motorola Inc | Microprocessor integrated circuit and chip |
| JPS608470B2 (ja) * | 1977-04-19 | 1985-03-02 | カシオ計算機株式会社 | 計時方式 |
| JPS53143368A (en) * | 1977-05-20 | 1978-12-13 | Seiko Instr & Electronics Ltd | Electronic watch |
| JPS53146666A (en) * | 1977-05-26 | 1978-12-20 | Seiko Instr & Electronics Ltd | Watch logic circuit |
| JPS5667452A (en) * | 1979-11-05 | 1981-06-06 | Seiko Epson Corp | Microprogram control circuit |
-
1980
- 1980-04-18 JP JP5201580A patent/JPS56147218A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56147218A (en) | 1981-11-16 |
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